Hỏi về việc cần thiết có Global Clock trong CPLD

[diode1447]

Đọc datasheet của họ CPLD XC95xx, có các chân Global Clock. Các chân này được nối với các chân CK trong các Flip Flop D (các Output của CPLD đều phải qua chân D của FF này) chính vì thế, để dữ liệu được xuất ra, đòi hỏi bắt buộc phải có nguồn CK này, và nguồn CK này đòi hỏi phải có tần số rất cao, để đảm bảo tốc độ cho CPLD. Trong khi, các mạch thực tế người ta làm, các nguồn clock cho con này lại có tần số thấp(thầy tui làm cỡ 1MHz), còn trên mạng thì vài Hz. Giả sử như thiết kế một cổng AND 2 ngõ vào, dữ liệu ngõ vào đưa vô, ngõ ra tới chân D FF, một giây sau, có CK tác động, ngõ ra này mới chịu xuất ra chân bên ngoài CPLD, vậy thì chết nhiều người lắm đó.
Lại có người nói: cấp CK cho chân này để thực hiện việc tạo xung nhịp cho các ứng dụng bên trong(như là các ứng dụng tuần tự), nhưng tại sao lại phải là nó?Trong khi phần mềm có thể sử dụng bất kỳ chân I/O nào để làm chân CK được mà. Rất nhiều khả năng tui sai lầm với quan điểm trên, nhưng đó là những thắc mắc của tôi, mong có ai có kinh nghiệm làm Về mấy con này chỉ dẫn cho với.

[D_F_F]

Vấn đề là fanout của chân GCLK đủ để lái nhiều ngõ vào xung CLK hơn là các chân IO. Thông thường trong các thiết kế hệ tuần tự, chân CLK được dùng cho rất nhiều ngõ vào FF. Điều này dẫn đến khả năng fanout của chân CLK cần phải đủ lớn để đảm bảo có thể lái (drive) được tất cả các ngõ vào xung CLK này. Chân GCLK đảm bảo đủ khả năng fanout đó.
Một điểm nữa là đường GCLK được route bằng một đường dành riêng. Điều này cho phép chân GCLK có thể hoạt động với tần số rất lớn mà vẫn ít sinh ra các hiệu ứng về high-speed.

[TheKing]

em chưa xài thử con CPLD bao giờ,chỉ biết FPGA,nhưng con CPLD là sự phát triển của các loại gal,pal,pla,mà mấy con này em thử qua rồi nên góp ý một chút.
Bác diode1447 nói thế nào đấy chứ,trong mạch tuần tự người ta bắt buộc phải dùng chân GCLK,là một đường chuyên dụng,chạy khắp con chip với đường đi ưu tiên để thỏa mãn điều kiện trễ và độ lệnh pha giữa các thành phần trong mạch,chẳng hạn trong những con gal hay pal,sự lệch pha giữa những DFF có thể làm nảy sinh vấn đề sai về trạng thái vì sự biến đổi không đồng thời,thứ hai,theo em được biết,không phải chân IO nào cũng có thể dùng làm chân clk,vì các chân GCLK chỉ giới hạn được nối đến các chân ck của các DFF(như trong FPGA,nó chỉ giới hạn được nối đến các DFF trong các CLB,IO và các RAM block),không nối tới các bảng LUT trong FPGA,hay ma trận nối của CPLD.

[namqn]

Đọc datasheet của họ CPLD XC95xx, có các chân Global Clock. Các chân này được nối với các chân CK trong các Flip Flop D (các Output của CPLD đều phải qua chân D của FF này) chính vì thế, để dữ liệu được xuất ra, đòi hỏi bắt buộc phải có nguồn CK này, và nguồn CK này đòi hỏi phải có tần số rất cao, để đảm bảo tốc độ cho CPLD. Trong khi, các mạch thực tế người ta làm, các nguồn clock cho con này lại có tần số thấp(thầy tui làm cỡ 1MHz), còn trên mạng thì vài Hz. Giả sử như thiết kế một cổng AND 2 ngõ vào, dữ liệu ngõ vào đưa vô, ngõ ra tới chân D FF, một giây sau, có CK tác động, ngõ ra này mới chịu xuất ra chân bên ngoài CPLD, vậy thì chết nhiều người lắm đó.
Lại có người nói: cấp CK cho chân này để thực hiện việc tạo xung nhịp cho các ứng dụng bên trong(như là các ứng dụng tuần tự), nhưng tại sao lại phải là nó?Trong khi phần mềm có thể sử dụng bất kỳ chân I/O nào để làm chân CK được mà. Rất nhiều khả năng tui sai lầm với quan điểm trên, nhưng đó là những thắc mắc của tôi, mong có ai có kinh nghiệm làm Về mấy con này chỉ dẫn cho với.

Clock thường dùng với mạch tuần tự. Với mạch tổ hợp mà bạn đưa ví dụ, bạn không cần có clock, và thời gian gian trễ giữa output và input chính là giá trị pin-to-pin logic delay được nêu ra trong datasheet của chip (Xilinx). Với CPLD của Xilinx, tôi đã thử các mạch tổ hợp, không hề dùng clock, và đảm bảo thực hiện đúng logic mà bạn muốn.

Thân,

[diode1447]

Cảm ơn các bạn, chắc chắn là các bạn đúng vì các bạn đã trải qua. Nhưng thật ra, khi nhìn vào sơ đồ bên trong, tôi vẫn thấy áy náy sao ấy !
[IMG]C:\Documents and Settings\Administrator\My Documents\My Pictures\gal.bmp[/IMG]

[aco2o]

Flip-Flop

giúp mình với. Neu tin hiệu cấp xung clock được nối lên dương nguồn thì con này sẽ hoạt dộng nhơ thế nào.