một chút thắc mắc về VHDL

[HUYCUONGBK]

--------------------------------------------------------------------
entity GATES is
port (A,B : in std_logic;
Y1,Y2 : out unsigned(3 downto 0));
end entity GATES;

architecture data_flow of GATES is
begin
process(A,B)
begin
Y1<= ('0','1',A or B,A and B);
Y2<= (3=>A nor B , 4=>A nand B , 1=>'0' , 2=>'1');
end process;
end architecture data_flow;
--------------------------------------------------------------------
Các bạn cho hỏi có phải về ý nghĩa của dòng in đậm (Y2)với . Còn Y1có phải sau khi thực hiện nó có giá trị :Y1 = "0110" giả sử A=0 và B=1; . Cám ơn các bạn .Nhân tiện các bạn có tài liệu nào hay về VHDL có thể chỉ cho mình với (tiếng Việt thì quá tốt) .THANKS

[process]

Y2<="0,1,A nor B,A NAND B";
Đây là literal vi tri bạn ah!Ý thì đúng rồi !

[HUYCUONGBK]

Thanks......................................