Tweet
PLL ( Phase Loop Lock ) là gì ?
Chào mọi người ! hiện em đang thiết kế bộ PLL này để đồng bộ điện áp với lưới điện , em có đọc qua tài liệu TA thấy họ làm như sau :
Họ phân tích các thành phần 3 pha Va,b,c không đối xứng thành 2 thành phần tĩnh Vds , Vqs rồi sau đó chuyển đổi thành 2 thành phần quay là Vdr , Vqr ( em nghĩ cái này giống alpha - beta và tựa theo roto trong động cơ ) từ 2 thành phần Vdr , Vqr thì họ nói chỉ cần giữ cho Vqr = 0 là hệ thống không cân bằng sẽ cân bằng và từ đó có thể nối lên lưới , họ dùng một bộ điều khiển PI để thiết kế PLL . Em không hiểu cách thiết kế của họ , cách nối các khối với nhau em làm theo nhưng kết quả không ra như thế , ai đó giải thích giùm em cách thiết kế của họ với ạ .
Họ phân tích các thành phần 3 pha Va,b,c không đối xứng thành 2 thành phần tĩnh Vds , Vqs rồi sau đó chuyển đổi thành 2 thành phần quay là Vdr , Vqr ( em nghĩ cái này giống alpha - beta và tựa theo roto trong động cơ ) từ 2 thành phần Vdr , Vqr thì họ nói chỉ cần giữ cho Vqr = 0 là hệ thống không cân bằng sẽ cân bằng và từ đó có thể nối lên lưới , họ dùng một bộ điều khiển PI để thiết kế PLL . Em không hiểu cách thiết kế của họ , cách nối các khối với nhau em làm theo nhưng kết quả không ra như thế , ai đó giải thích giùm em cách thiết kế của họ với ạ .
