Lập trình song song trong VHDL

[gacon_hihi]

mình có bài toán xử lý 64 bit dữ liệu, 32 bit vào nhánh trái, được biến đổi bởi F1, 32 bit nhánh phải biến đổi bởi F2. Tức là thế này
Đầu vào: X=(xl,xl), với X có độ dài 64 bit
yl=F1(xl);
yr=F2(xr);
Đầu ra: Y=(yl,yr);
Nhưng minh không muốn thực hiện lệnh tuần tự mà muốn F1 và F2 thực hiện song song, nhằm nâng cao tốc độ xử lý. Vậy mình phải viết trên VHDL như thế nào để đạt được mục đích đó!Xin chân thành cảm ơn!

[enti]

Theo mình hiểu thì như sau:

entity ABC
end ABC ;

architecture RTL of ABC

yl <= F1(xl) ;
yr <= F2(xr) ;

end RTL

Nếu F1 và F2 la hai biểu thức đơn giản thì bạn không cần dùng process, 2 câu lệnh trên sẽ chạy song song. Còn nếu biểu thức phức tạp, bạn dùng process, 2 process sẽ thực hiện song song, còn các câu lệnh trong process sẽ thực hiện tuần tự.

[gacon_hihi]

Em cảm ơn, nhưng vấn đề ở chổ là, một số bit bên trái tham gia biến đổi với một số bít bên phải, có nghĩa là F1 thực hiện nhiều lệnh tương tự, ví dụ n+m lệnh, sau khi thực hiện n lệnh thì các bit thu được sẽ tham gia biến đổi cùng với F2, và F1 tiếp tục thực hiện m lệnh còn lại. Thì lúc này mình làm 2 process có được không ạ?

[quoc_thaibk]

cái này tùy tình huống
nếu n khá nhỏ so với m và chỉ diễn ra ở đầu
thì có thể chia từ n trở đi F2 phải block lại đợi F1
nhưng nếu m với n tương đương nhau thì giảm 0.75 thời gian.

nhỏ hơn nữa thì tùy số lệnh mà quyết định

[NEO3F]

nhưng cần để ý các tín hiệu chỉ đc cập nhật ở cuối mỗi "chu trình" thực hiện process, nghĩa là các signals nhận giá trị thay đổi của F1 chỉ đc cập nhật sau n+m lệnh của F1_Proc. Còn các variable lại chỉ tồn tại trong các processes

VÌ thế 3F nghĩ bạn cần có lược đồ tiến trình rõ ràng để từ đó chia F1 thành F1=F11+F12+...+F1i và F2 cũng thế để ghép nối thỏa mãn mong muốn n,m của bạn.