thuật ngử trong phần mềm thiết kế vi mạch " signoff" không hiểu được ?

[azuredragon_]

bạn nào làm bên lĩnh vực thiết kế vi mạch cho mình hỏi cái này nha:
cái phần mềm encounter timing system của cadence làm cái gì vậy
trong đó có thuật ngử signoff khó hiểu quá , ai có biết signoff là gì không cụ thể trong câu sau :encouter timing system offers silicon-accurate timing signoff @@ dịch giùm cái từ signoff nha các bạn hix

[Rommel.de]

bạn nào làm bên lĩnh vực thiết kế vi mạch cho mình hỏi cái này nha:
cái phần mềm encounter timing system của cadence làm cái gì vậy
trong đó có thuật ngử signoff khó hiểu quá , ai có biết signoff là gì không cụ thể trong câu sau :encouter timing system offers silicon-accurate timing signoff @@ dịch giùm cái từ signoff nha các bạn hix

Chào bạn Azuredragon,

Signoff là một thuật ngữ ám chỉ việc kiểm tra và chính sửa ở giai đoạn cuối thường là sau khi đã layout xong và trước khi tapeout. Tớ lấy ví dụ như bạn làm Static Timing Analysis (STA) có chia ra làm 2 lần. Thứ nhất là sau khi synthesis xong có được gate netlist. STA lần này chỉ mang tính sơ bộ vì phần mềm chỉ ước lượng timing delay do các đường kết nối dựa trên số lượng cổng nhiều hay ít (cổng nhiều là kết nối nhiều delay sẽ lớn hơn...). Làm STA lần 2 là sau khi layout. Phần mềm có thể extract được RC của các đường kết nối, clock delay... Lần làm STA này chính xác hơn rất nhiều. Ngoài thuật ngữ signoff cho timing ra, các thiết kế bây giờ còn phải làm signoff cho power nữa. Quan trọng nhất trong signoff cho power là IR drop. Signoff cho power được làm sau khi có layout các gate. Người ta dựa vào các file chạy mô phỏng, cũng như thông số tiêu thụ công suất của các gate để tính toán dòng điện trên mạch rồi tính ra IR drop. IR drop rất quan trọng vì khi điện áp giảm tốc độ xử lý các cổng cũng giảm. Khi chạy mô phỏng ví dụ STA người ta sử dụng worst case corner với mức điện áp thấp nhất. Khi tính power signoff thì IR drop không được nhỏ hơn mức điện áp này.

Nếu bạn muốn dịch thuật ngữ signoff thì mình khuyên bạn là không nên. Bạn dịch xong từ signoff ra thì ngay cả những người làm trong ngành như tớ đọc lên cũng không hiểu bạn nói gì. Bạn cứ coi như signoff là một từ quốc tế kiểu như transistor là được.

[azuredragon_]

cảm ơn ban rommel bạn cho mình hỏi 1 vấn đề nữa nha
mình đọc tới đoạn có từ " timing convergence " thì mình không hiểu từ này cho lắm dịch ra nó có nghỉa là thời gian hội tụ bạn hiểu gì về từ timing convergence chỉ mình với .nó là thời gian hội tụ à , mà hội tụ cái gì . cảm ơn bạn nha

[azuredragon_]

à mình quên mất bạn rommel giải thích giùm mình 2 từ này luôn nha từ " bottleneck" và " MMMC - multi-mode/multi-corner" ^^ cảm ơn bạn nhiều

[hithere123]

mình hiểu "timing convergence" hơi dài dòng một chút:

[1] Khi tổng hợp từ code RTL ra đến mạch điện thì người ta sẽ đưa ra một loạt các signoff về timing, ví dụ đơn giản: tín hiệu từ cổng IN1 tới đầu ra OUT1 không thể lớn hơn 1us. 1us ở đây là signoff cho độ trễ đường đi của tín hiệu từ IN1 tới OUT1, phần mềm sẽ không thể tổng hợp ra mạch khi nó tính toán hết các kiểu rồi mà vẫn không tìm ra mạch nào thỏa mãn độ trễ từ IN1 tới OUT1 nhỏ hơn 1us.

[2] Trong mạch thực tế thì phần mềm phải làm việc với rất nhiều IN1 và OUT1, quy mô của mạch lớn, dữ liệu về độ trễ nhiều vô kể (trễ logic, trễ clock, trễ đường dây, ...) do đó bài toán mà phần mềm phải giải là vô cùng lớn để có thể tìm ra một mạch trong đó thỏa mãn tất cả các signoff về timing của INx tới OUTx. Nếu phần mềm không tìm ra mạch nào thỏa mãn timing thì gọi là non-convergence về timing.

Như vậy, có thể coi timing convergence giống như điều kiện để bài toán có nghiệm vậy.

Ngoài ra, khi chạy STA, giá sử lần 1 có 10000 violation về timing, sau khi fix xong chạy lại còn 100 violation, fix lần hai, chạy lại thì ra 10000 violation, khi đó người ta cũng nói là non-convergence.

P/S: botteneck bạn có thể đọc wiki, MMMC bạn tham khảo link sau xem thế nào:

http://www.cadence.com/Community/blo...-approach.aspx

[azuredragon_]

cảm ơn các bạn nhe, mà ấy bạn đả từng làm physical implementation cho chip chưa , cái này bên việt nam mình có làm không nhỉ.

[hithere123]

Ở Vietnam, hiện có 3 cty theo mình có quy mô khá lớn đang làm lĩnh vực bạn quan tâm là: Renesas, Applied Micro, và SDS (eSilicon)

Renesas Design Vietnam Co., Ltd.
Contact - AppliedMicro
eSilicon Vietnam Design Center | ASIC Design and Manufacturing

[robocon2011]

Hi anh hithere123,
Vậy là không có công ty nào ngoài Bắc làm về lĩnh vực này ạ?

[azuredragon_]

Vô trong mấy công ty này tiếng anh phải dử dằn bạn hithere123 chắc đả làm ở 1 trong những nơi đó rồi à hi, à mà bạn có nguồn tài liệu tiếng anh nào nói kỹ về qui trình thiết kế vi mạch mà nó có giải thích mấy cái thuật ngữ đầy đủ không ha, tiếng anh củng được mà nó nói kỹ kỹ một chút, mình củng thích tìm hiểu về vấn đề này.

[hithere123]

@ Robocon2011: Ở Hà Nội có Active-Semi, em thử tìm hiểu xem.

@ azuredragon_: Mình chưa từng làm ở các cty trên, tuy nhiên về khả năng tiếng Anh thì theo mình các bạn trẻ hiện nay có lợi thế hơn bọn mình rất nhiều rồi, mình thấy khả năng tiếng Anh của các bạn SV mình biết là rất tốt.

Về quy trình tổng quan vệ thiết kế IC tương tự bạn có thể đọc link sau:
Thiết kế vi mạch tương tự (Analog IC design)
(các bạn ở semiconvn có sử dụng một bài viết trên blog cá nhân của mình)

Về IC số bạn tham khảo link sau:
http://www.dientuvietnam.net/forums/...e-ic-so-17173/

Về làm sao từ thiết kế ra được IC bạn tham khảo link sau:
http://www.dientuvietnam.net/forums/...en-chip-26577/

Khi nắm bắt được cái tổng quan rồi, bạn thích tìm hiểu về công đoạn nào thì chúng ta sẽ trao đổi thêm kỹ hơn vì lĩnh vực này rất lớn và nhiều tài liệu lắm.

[azuredragon_]

bạn hithere123 bạn đả từng sử dụng phần mềm Encounter digital implementation, theo mình nó có phải là gói phần mềm giúp đi layout vật lý cho chip số phải không vậy, giống như là sau khi đả đi schematic nguyên lý hay viết ngôn ngử VHDL hoặc Verilog xong mình sẻ thực hiện việc sắp xếp các cell và đi dây trong các chip số như là tổng hợp synthesis trong FPGA vậy.
Nó có giống việc thực hiện layout như chip analog hay không, mình đả từng vẽ thử những con tranistor bằng phần mềm Ledit vẽ 1 con transistor là đuối luôn ^^.

[hithere123]

uhm, mình chưa dùng Encounter digital implementation của Cadence cho thiết kế số, mình thấy đồ của synopsys hay được dùng hơn cho layout mạch số.

Synthesis mạch số và synthesis trong FPGA là khác nhau, ở FPGA chỉ đơn giản là tạo ra và ghi một file vào flash mem để map các cổng logic có sẵn rồi thôi, vì về mặt vật lý bạn đã có chip rồi, synthesis chỉ là nối dây mạch nào tới mạch nào mà thôi.

Layout mạch số thì sau khi có synthesis (tổng hợp) từ RTL ra gate netlist, thì tool sẽ tự động đọc gate netlist rồi layout (tìm,đặt và nối linh kiện) cho bạn. Cái bạn cần làm là viết constrain để hướng dẫn tool làm.

Layout mạch tương tự thì gần như bạn phải tự đặt từng linh kiện một.

[azuredragon_]

constrain là các thuộc tính của mạch như là độ rộng, diện tích.... đúng không bạn? mình đọc trong phần mềm orcad có từ constrain-driven nó có nghỉa là các thuộc tính của board có thể điều khiển được, không biết constrain bên vi mạch có giống không nhỉ.

[hithere123]

uh, kiểu kiểu thế, nôm na thì viết constrain nghĩa là bạn cung cấp dữ liệu đầu vào (lib ở đâu, clock chạy với tần số này, Pin có tụ bằng gần này, netlist như thế này, ...) rồi bảo phần mềm: đấy mày tổng hợp ra cái mạch cho tao xem nào. Sau khi ra mạch, mình test lại, ví dụ test STA timming, thấy chưa đạt signoff, mình lại bảo nó, ê cái timming này delay hơi bị nhiều đấy, bh tao thêm cái yêu cầu này nữa, mày tổng hợp lại đi để tao xem. Nếu mọi thứ convergence thì thông thường sẽ có một số it tham số mà máy nó bảo thôi tao thua rồi, mày giỏi thì làm đi, lúc đó kỹ sư nhảy vào bảo, mày xê ra tao làm bằng tay cho mày xem, ...

[azuredragonk]

Mình hơi gà về phần mềm cho lắm nên hỏi cái này mong các bạn đừng chê nhe, mình có đọc vài cái tài liệu tiếng anh về phần mềm thiết kế vi mạch có thuật ngử " single enviroment " anh em hiểu gì về từ này nói mình biết với nguyên câu là "analysis into a single enviroment for fast visualization display" ở đây mình dịch là môi trường đơn lẻ nhưng mình ko hiểu môi trường đơn là sao, bạn nào hiểu giúp mình với