Tweet
1. Định nghĩa về phân tích timing (tĩnh) – Static Timing Analysis (STA)
Phân tích timing là một phương pháp kiểm tra độ trể (delay) của một thiết kế bằng ứng với điều kiện hoạt động khác nhau trong thực tế của mạch, thông thường là điều kiện tệ nhất. Phương pháp này xem xét độ trể của từng thành phần logic trong mạch và thông qua các phương pháp tính toán để xác định được mạch có đảm bảo được về mặt timing hay không. Phương pháp này không kiểm tra được tính đúng đắn về mặt logic của mạch.
Ưu điểm của STA là có thể thực hiện nhanh và triệt để vì không cần chạy các vector để thực hiện việc mô phỏng (static vs dynamic). Nó có thể kiểm tra tất cả các đường có liên quan trong thiết kế và xác định đượng các đường nào không thỏa yêu cầu về timing.
2. Một vài khái niệm cơ bản trong STA
Setup time (Flip-flop): Là thời gian mà dữ liệu cần được giữ ổn định và không được thay đổi trước cạnh lên của clock.
Hold time (Flip-flop): Là thời gian mà dữ liệu cần được giữ ổn định và không được thay đổi sau cạnh lên của clock.
Xem xét ví dụ sau:
- Nếu "Data" thay đổi trong khoảng thời gian Setup-time thì được gọi là Set-up time violation
- Nếu "Data" thay đổi trong khoảng thời gian Hold-time thì được gọi là Set-up time violation
Trong cả hai trường hợp violation, dữ liệu ngõ ra của FF là không xác định (zero-0 hay one-1).
Phân tích timing là một phương pháp kiểm tra độ trể (delay) của một thiết kế bằng ứng với điều kiện hoạt động khác nhau trong thực tế của mạch, thông thường là điều kiện tệ nhất. Phương pháp này xem xét độ trể của từng thành phần logic trong mạch và thông qua các phương pháp tính toán để xác định được mạch có đảm bảo được về mặt timing hay không. Phương pháp này không kiểm tra được tính đúng đắn về mặt logic của mạch.
Ưu điểm của STA là có thể thực hiện nhanh và triệt để vì không cần chạy các vector để thực hiện việc mô phỏng (static vs dynamic). Nó có thể kiểm tra tất cả các đường có liên quan trong thiết kế và xác định đượng các đường nào không thỏa yêu cầu về timing.
2. Một vài khái niệm cơ bản trong STA
Setup time (Flip-flop): Là thời gian mà dữ liệu cần được giữ ổn định và không được thay đổi trước cạnh lên của clock.
Hold time (Flip-flop): Là thời gian mà dữ liệu cần được giữ ổn định và không được thay đổi sau cạnh lên của clock.
Xem xét ví dụ sau:
Ở hình bên trên "Data" không được thay đổi trong khoảng thời gian Setup Time và Hold Time.- Nếu "Data" thay đổi trong khoảng thời gian Setup-time thì được gọi là Set-up time violation
- Nếu "Data" thay đổi trong khoảng thời gian Hold-time thì được gọi là Set-up time violation
Trong cả hai trường hợp violation, dữ liệu ngõ ra của FF là không xác định (zero-0 hay one-1).
