Chia sẽ về kinh nghiệm làm IO

[Paddy]

Mấy bác nào dùng mấy vòng đeo tay, chân thì cẩn thận đấy nhá. Dù rằng nó cao 1Mohm, nhưng đụng vô điện thế cao là vẫn bị giật đấy. Thêm một cái nữa là nhiều khi mấy thứ này bị hư và có thể tạo ra ngắn mạch (như là rờ xuống đất).

Vì thế mà người dùng mấy thứ này phải thử hàng ngày. Tức là đo xem có khoảng 1Mohm hay không. Cao quá hay thấp quá là vất đi và dùng cái mới.

Và đụng vô điện trên 50V là không được dùng mấy dây này nữa.

[ngoclinh_xl]

Trung hoà hay không trung hoà không thành vấn đền trong trường hợp này. Tay bác có vài Kv tĩnh điện mà rờ vô chân IC là có thể làm nó chết liền hoặc ngắc ngoái và chạy lung tung khi gắn vô mạch.

Tại sao trung hoà không thành vấn đề cho IC??? Nên nhớ rằng là tĩnh điện chỉ nằm một chỗ cho tới khi nào đụng vô vật khác thôi. Nếu IC có tĩnh điện (từ ma sát, v.v.) mà từ từ tăng lên thì nó khó mà chết lắm. Lý do là nó cần một vật khác (tay chân, máy móc) chạm tới nó để nó xả tĩnh điện ra.


Mấy hình bác có dùng chữ sai, và có vài phần sai


Bác nên tìm hiểu thêm về ESD. Cái chữ chính trong đây là chữ D - Discharge - xả (ra).

Một cái họ không nói là thời gian xả ra. Thời gian càng ngắn thì càng nguy hiểm cho IC. Cái này liên hệ tớ luật Ohm

Có vài trăm Kv mà xả qua 1Mohm thì sẽ mất nhiều thời gian hơn so với 1ohm. Và giòng điện xả ra dĩ nhiên là rất nhỏ khi có 1Mohm.

Đó là lý do chính mà tại sao các đồ đeo trong cổ tay, cổ chân, áo mặc thường có điện trở khoảng 1Mohm..

Họ muốn tĩnh điện từ IC (nếu có) xả qua tay người làm thật "chậm". Nếu nhanh quá (giòng cao vì trở thấp) thì IC sẽ tiêu.

Cảm ơn bác Paddy đã chia sẽ!

Hiện tại thì em không biết dùng lý thuyết về điện để phân tích bài toán của em như thế nào để giải thích. Chắc phải tìm hiểu thêm mới được.

Có điều em đọc sách thì nó nói có 4 zapping. Trường hợp bài toán của em nếu con chíp đó die thì em không biết xếp trường hợp này vào loại zapping nào. Em để mở để các bác và mọi người phân tích nhé.

[ngoclinh_xl]

Mình chia sẽ tiếp, nếu có chỗ nào chưa đúng thì mọi người góp ý thêm nhé sẵn tiện mình học hỏi luôn.

Dựa vào nguồn gốc của ESD người ta chia chúng thành 3 dạng để modeling chúng theo thực nghiệm như trong hình :

HBM : Human Body model
MM : Machine model
CDM : Charge Device model

Thông thường người ta lấy HBM ra làm spec để thiết kế khối bảo vệ ESD cho chíp. Một số chíp có yêu cầu nghiêm ngặt hơn thì dùng MM hoặc CDM ra làm spec. Tớ không nhớ những con chíp yêu cầu nghiêm ngặt này chỉ nhớ ngày xưa có đọc ở đâu đó là chíp dùng để kết nối HDMI, hay chíp dùng trong quân sự thì phải. Mọi người ai biết thì review thêm nhé. CDM destroy chíp mạnh nhất tiếp đến là MM rồi HBM. Mọi người xem đồ thị trong hình thì sẽ rõ hơn. Bài sau mình sẽ giới thiệu cách phân tích spec HBM để thiết kế một bộ bảo vệ ESD cơ bản cho một con chíp cơ bản.

[ngoclinh_xl]

Chào mọi người, hôm nay mình chia sẽ tiếp.

Mấy ngày vừa rồi mình ôm mộng khiếp quá, cố gắng viết phương trình laplace để giải nhưng mà được nửa đường oải chết được. Thôi thì lấy tool ra chay simulation cho khỏe. Như mình để cấp ở bài viết trước, HBM tạo ra dòng chừng 1.3A. Bạn nào không tin thì cứ vẽ mạch rồi simulation thử cho chắc ăn.



Ở hình trên mình vẽ lại HBM modeling. Ở hình F2, mình thay device under test bằng một con chíp có 4 chân. Con chíp đó là con inverter đơn giản. Mình cho ESD HBM xả vào chân INPUT của con chíp. Bây giờ mình phân tích con chíp nó die như thế nào nhé.

Trở kháng nhin vào chân INPUT của con chíp là rất lớn ( Zin is large >> 1.5K). CHưa quan tâm tới con PMOS, chỉ chú ý tới con NMOS trước đã. Theo cái đồ thị trong hình ở bài đầu tiên thì công nghệ 0.35um CMOS thì breakdown voltage của MOS là 15V hay lớp oxit bên dưới cực gate của NMOS sẽ bị đánh thủng nếu Vgs >= 15V( Chính xác hơn là Vgb , nhưng do cực S nối với cực Bulk nên nói vậy cũng được ). Công nghệ này chỉ cho phép Vgs <=5.5V thì con mos mới hoạt động bình thường và có tuổi thọ cao. Từ 5.5 đến 15V thì con mos sẽ chạy xiêu vẹo không đúng nữa và có tuổi thọ thấp.

Khi có ESD event như model HBM ở trên thì rơi áp lên Zin >> 15V nên NMOS sẽ die do đó con chíp cũng die luôn. Thế là mấy bác đầu bạc mày mò tìm xem có cách nào để khắc phục.



ý tưởng thì như hình trên. Giả sử ta lắp thêm một Rz khoảng vài ôm như trên hình. Lúc này Zin sẽ nhỏ lại theo Rz.Khi đó áp rơi trên Zin sẽ là V(Zin) = 1.3A x Rz.

=> Rz = V(Zin)/1.3A = 15V/1.3A = 11.5 ôm.

Nhưng khi làm như vậy thì con chíp không hoạt động đúng nữa do Rz ảnh hưởng tới mạch. Thế là họ nghĩ ra cách khác khắc phục như hình dưới :



Họ dùng diode lắp ngược như trong hình. Dòng xã sẽ chạy theo D1 tới VDD rồi tới Clamp xuống đất GND. Giả sử ESD event là -2KV thì dòng xả sẽ có chiều ngược lại, bắt đầu từ đất chạy qua D2 vào Ls, Cs, R, C rồi quay về lại đất.

Đấy, theo cách nào thì họ đã bảo vệ thành công chân INPUT của con chíp. Tương tự như chân OUTPUT cũng vậy.

Mình sẽ trình bày tiếp khi ESD event đánh vào các chân khác nhau, với chân tiếp đất là các chân khác nhau ( không phải là chân GND nữa ) thì sẽ như thế nào. Từ đây mới bắt đầu hình thành khái niệm zapping.

[davinci1207]

Mong bác ngoclinh_xl viết tiếp để mấy đứa sinh viên như em có cái để học hỏi. Trước đây khi em làm thì có người bảo gắn ESD pad cũng được, không gắn cũng được, nhưng theo em đọc tài liệu của TSMC thì người ta luôn dùng 1 cặp ESD pad + bond pad
Em cũng từng gặp vấn đề với pad (bond pad), đó là khi lắp pad vào thì sẽ xuất hiện các lỗi latch up mà trước khi lắp pad không có. mặc dù đã biết cách sửa nhưng vẫn chưa hiểu bản chất vấn đề. Bác nào có kinh nghiệm thì chia sẻ để mọi người cùng biết

[analog]

Cảm ơn bạn đã chia sẻ. Về lý thuyết ESD , anh Chiến cũng đã viết rất hay và cụ thể ở trang chuyenmuccongnghe.com, trang của mấy anh em hay tìm hiểu viết bài hoặc dịch. Vấn đề khó ở đây là việc simulation cho ESD. Thông thường khá khó để mô phỏng chính xác được nó, nếu dùng MOS thì 1 cách đó là viêt model snapback (trong PDK thường không cung cấp). Nếu có thời gian hy vọng sẽ cùng chia sẻ với bạn về vấn đề này.
Cheer.

http://chuyenmuccongnghe.com/2013/05...-esd-phan-1-a/

Chào mọi người, hôm nay mình chia sẽ tiếp.

Mấy ngày vừa rồi mình ôm mộng khiếp quá, cố gắng viết phương trình laplace để giải nhưng mà được nửa đường oải chết được. Thôi thì lấy tool ra chay simulation cho khỏe. Như mình để cấp ở bài viết trước, HBM tạo ra dòng chừng 1.3A. Bạn nào không tin thì cứ vẽ mạch rồi simulation thử cho chắc ăn.



Ở hình trên mình vẽ lại HBM modeling. Ở hình F2, mình thay device under test bằng một con chíp có 4 chân. Con chíp đó là con inverter đơn giản. Mình cho ESD HBM xả vào chân INPUT của con chíp. Bây giờ mình phân tích con chíp nó die như thế nào nhé.

Trở kháng nhin vào chân INPUT của con chíp là rất lớn ( Zin is large >> 1.5K). CHưa quan tâm tới con PMOS, chỉ chú ý tới con NMOS trước đã. Theo cái đồ thị trong hình ở bài đầu tiên thì công nghệ 0.35um CMOS thì breakdown voltage của MOS là 15V hay lớp oxit bên dưới cực gate của NMOS sẽ bị đánh thủng nếu Vgs >= 15V( Chính xác hơn là Vgb , nhưng do cực S nối với cực Bulk nên nói vậy cũng được ). Công nghệ này chỉ cho phép Vgs <=5.5V thì con mos mới hoạt động bình thường và có tuổi thọ cao. Từ 5.5 đến 15V thì con mos sẽ chạy xiêu vẹo không đúng nữa và có tuổi thọ thấp.

Khi có ESD event như model HBM ở trên thì rơi áp lên Zin >> 15V nên NMOS sẽ die do đó con chíp cũng die luôn. Thế là mấy bác đầu bạc mày mò tìm xem có cách nào để khắc phục.



ý tưởng thì như hình trên. Giả sử ta lắp thêm một Rz khoảng vài ôm như trên hình. Lúc này Zin sẽ nhỏ lại theo Rz.Khi đó áp rơi trên Zin sẽ là V(Zin) = 1.3A x Rz.

=> Rz = V(Zin)/1.3A = 15V/1.3A = 11.5 ôm.

Nhưng khi làm như vậy thì con chíp không hoạt động đúng nữa do Rz ảnh hưởng tới mạch. Thế là họ nghĩ ra cách khác khắc phục như hình dưới :



Họ dùng diode lắp ngược như trong hình. Dòng xã sẽ chạy theo D1 tới VDD rồi tới Clamp xuống đất GND. Giả sử ESD event là -2KV thì dòng xả sẽ có chiều ngược lại, bắt đầu từ đất chạy qua D2 vào Ls, Cs, R, C rồi quay về lại đất.

Đấy, theo cách nào thì họ đã bảo vệ thành công chân INPUT của con chíp. Tương tự như chân OUTPUT cũng vậy.

Mình sẽ trình bày tiếp khi ESD event đánh vào các chân khác nhau, với chân tiếp đất là các chân khác nhau ( không phải là chân GND nữa ) thì sẽ như thế nào. Từ đây mới bắt đầu hình thành khái niệm zapping.

[ngoclinh_xl]

Mong bác ngoclinh_xl viết tiếp để mấy đứa sinh viên như em có cái để học hỏi. Trước đây khi em làm thì có người bảo gắn ESD pad cũng được, không gắn cũng được, nhưng theo em đọc tài liệu của TSMC thì người ta luôn dùng 1 cặp ESD pad + bond pad
Em cũng từng gặp vấn đề với pad (bond pad), đó là khi lắp pad vào thì sẽ xuất hiện các lỗi latch up mà trước khi lắp pad không có. mặc dù đã biết cách sửa nhưng vẫn chưa hiểu bản chất vấn đề. Bác nào có kinh nghiệm thì chia sẻ để mọi người cùng biết

Hi bạn davinci1207,

Pad là một mảng hình chữ nhật gồm nhiều lớp kim loại kết nối với nhau bằng via. Pad không được short với subtract( đế hay body) của die chíp. Pad không bao gồm ESD. ESD là một khối layout riêng rẽ với Pad. Có một số IO người ta gắn luôn ESD ngay bên dưới Pad, trường hợp này không hay dùng vì không khả quan khi burn-in hay khi gắn Bondwire vào Pad thì lực vật lý khi gắn bondwire có thể ảnh hưởng tới phẩm chất của khối ESD nằm bên dưới Pad đó. Có trường hợp đặc biệt như thiết kế Pad cho chíp cao tần RF, Pad còn được gắn thêm cuộn cảm L đểm triệt tiêu tụ ký sinh của Pad làm giảm suy hao mà tụ ký sinh của Pad gây ra. Ngoài ra Pad cho RF không phải là loại Pad thông thường mặc dù nó chỉ là một khối gồm nhiều lớp kim loại. Vì vậy khi bạn gắn Pad cho chíp thì không tài nào xảy ra hiện tượng latch-up được.

Mình sẽ cố gắng chia sẽ thêm cho các bạn.

P/S: Minimum Pad size là 50um x 50um cho đến 60um x 60um trên tất cả các công nghệ.

[ngoclinh_xl]

Cảm ơn bạn đã chia sẻ. Về lý thuyết ESD , anh Chiến cũng đã viết rất hay và cụ thể ở trang chuyenmuccongnghe.com, trang của mấy anh em hay tìm hiểu viết bài hoặc dịch. Vấn đề khó ở đây là việc simulation cho ESD. Thông thường khá khó để mô phỏng chính xác được nó, nếu dùng MOS thì 1 cách đó là viêt model snapback (trong PDK thường không cung cấp). Nếu có thời gian hy vọng sẽ cùng chia sẻ với bạn về vấn đề này.
Cheer.

http://chuyenmuccongnghe.com/2013/05...-esd-phan-1-a/

Chào bạn analog,

Thực ra mình có đọc bài viết của bác Chiến cũng lâu rồi. Bài bác ấy viết rất hay nhưng bác ấy không trình bày cách làm thế nào, chắc do bác ấy bận quá, nên mình sẽ phụ họa thêm về phần thực hành. Về model để simulation cho ESD, mình nói thật mình cũng không chắc cách tính toán của mình có đúng không nhưng không biết phải làm thế nào để simulation . Mình rất vui được chia sẽ thêm với bạn.

P/S Một ít số hình mình chôm của bác ấy đấy hehe.

[ngoclinh_xl]

Chào mọi người, hôm nay mình chia sẽ tiếp.

Mấy ngày vừa rồi mình ôm mộng khiếp quá, cố gắng viết phương trình laplace để giải nhưng mà được nửa đường oải chết được. Thôi thì lấy tool ra chay simulation cho khỏe. Như mình để cấp ở bài viết trước, HBM tạo ra dòng chừng 1.3A. Bạn nào không tin thì cứ vẽ mạch rồi simulation thử cho chắc ăn.



Ở hình trên mình vẽ lại HBM modeling. Ở hình F2, mình thay device under test bằng một con chíp có 4 chân. Con chíp đó là con inverter đơn giản. Mình cho ESD HBM xả vào chân INPUT của con chíp. Bây giờ mình phân tích con chíp nó die như thế nào nhé.

Trở kháng nhin vào chân INPUT của con chíp là rất lớn ( Zin is large >> 1.5K). CHưa quan tâm tới con PMOS, chỉ chú ý tới con NMOS trước đã. Theo cái đồ thị trong hình ở bài đầu tiên thì công nghệ 0.35um CMOS thì breakdown voltage của MOS là 15V hay lớp oxit bên dưới cực gate của NMOS sẽ bị đánh thủng nếu Vgs >= 15V( Chính xác hơn là Vgb , nhưng do cực S nối với cực Bulk nên nói vậy cũng được ). Công nghệ này chỉ cho phép Vgs <=5.5V thì con mos mới hoạt động bình thường và có tuổi thọ cao. Từ 5.5 đến 15V thì con mos sẽ chạy xiêu vẹo không đúng nữa và có tuổi thọ thấp.

Khi có ESD event như model HBM ở trên thì rơi áp lên Zin >> 15V nên NMOS sẽ die do đó con chíp cũng die luôn. Thế là mấy bác đầu bạc mày mò tìm xem có cách nào để khắc phục.



ý tưởng thì như hình trên. Giả sử ta lắp thêm một Rz khoảng vài ôm như trên hình. Lúc này Zin sẽ nhỏ lại theo Rz.Khi đó áp rơi trên Zin sẽ là V(Zin) = 1.3A x Rz.

=> Rz = V(Zin)/1.3A = 15V/1.3A = 11.5 ôm.

Nhưng khi làm như vậy thì con chíp không hoạt động đúng nữa do Rz ảnh hưởng tới mạch. Thế là họ nghĩ ra cách khác khắc phục như hình dưới :



Họ dùng diode lắp ngược như trong hình. Dòng xã sẽ chạy theo D1 tới VDD rồi tới Clamp xuống đất GND. Giả sử ESD event là -2KV thì dòng xả sẽ có chiều ngược lại, bắt đầu từ đất chạy qua D2 vào Ls, Cs, R, C rồi quay về lại đất.

Đấy, theo cách nào thì họ đã bảo vệ thành công chân INPUT của con chíp. Tương tự như chân OUTPUT cũng vậy.

Mình sẽ trình bày tiếp khi ESD event đánh vào các chân khác nhau, với chân tiếp đất là các chân khác nhau ( không phải là chân GND nữa ) thì sẽ như thế nào. Từ đây mới bắt đầu hình thành khái niệm zapping.

Cách ESD tiếp cận ở hình F4 chỉ là một trong nhiều cách. Chíp có n chân thì sẽ có 2^n cách tiếp cận. Thậm chí hơn nữa nếu mình xét thêm hoan vị vòng, chỉnh hợp vòng... Ví dụ, Con chíp của mình một có 4 chân. Bây giờ mình lấy chân GND của HBM model disconnect với chân GND của chíp rồi connect với chân VDD thì sẽ tạo ra 1 cách ESD tiếp cận con chíp khác. Hoặc connect chân GND của HBM model với chân OUTPUT của con chíp sẽ tạo ra thêm một cách tiếp cận nữa. Như vậy sẽ có hơn 2^4 cách tiếp ESD tiếp cận. Nhưng dù với mọi cách tiếp cận nào mà các bạn nghĩ ra thì bộ bảo vệ ESD ở hình F4 đều đáp ứng được và bảo vệ được con chíp. Các bạn thử xem.

Mình đoc sách thấy người ta phân đống tiếp cận ấy thành 4 dạng như hình dưới :



Ý người ta là, khi thiết kế esd cho con chíp nào đó, thì 4 zapping này là 1 trong những spec mà bạn phải thỏa mãn nó.

[ngoclinh_xl]

Đang nói đến thiết kế Pad này mình có câu hỏi vui cho các bạn :
Hình F6 là hình Fab guide mình thiết kế Pad.


Đây là công nghệ 350nm TSMC. 4 lớp metal ( top metal 4). Câu hỏi là tại sao người ta không phủ via hết Pad luôn mà chỉ phủ theo hình kim cương, rồi chừa 4 corner và các cạnh không phủ via ? Đáng lẽ phủ via càng nhiều càng tốt chứ ?

Mình sẽ thêm 1 câu hỏi nữa trong bài sau liên quan đến via. Nhiều khi thất bại trong thiết kế không đến từ thiết kế của bạn mà nó đến từ những thứ mà bạn phớt lờ hoặc cho nó là đơn giản.

[Paddy]

ý tưởng thì như hình trên. Giả sử ta lắp thêm một Rz khoảng vài ôm như trên hình. Lúc này Zin sẽ nhỏ lại theo Rz.Khi đó áp rơi trên Zin sẽ là V(Zin) = 1.3A x Rz.

=> Rz = V(Zin)/1.3A = 15V/1.3A = 11.5 ôm.

Nhưng khi làm như vậy thì con chíp không hoạt động đúng nữa do Rz ảnh hưởng tới mạch. Thế là họ nghĩ ra cách khác khắc phục như hình dưới :



Họ dùng diode lắp ngược như trong hình. Dòng xã sẽ chạy theo D1 tới VDD rồi tới Clamp xuống đất GND. Giả sử ESD event là -2KV thì dòng xả sẽ có chiều ngược lại, bắt đầu từ đất chạy qua D2 vào Ls, Cs, R, C rồi quay về lại đất.

Đấy, theo cách nào thì họ đã bảo vệ thành công chân INPUT của con chíp. Tương tự như chân OUTPUT cũng vậy.

Mình sẽ trình bày tiếp khi ESD event đánh vào các chân khác nhau, với chân tiếp đất là các chân khác nhau ( không phải là chân GND nữa ) thì sẽ như thế nào. Từ đây mới bắt đầu hình thành khái niệm zapping.

Tớ không rõ model trên áp dụng cho lúc nào.

Bây giờ ngón tay tớ có tĩnh điện rờ vào một chân I/O thì lấy đâu ra chân GND cho giòng điện chạy qua diode về GND ?

[ngoclinh_xl]

Tớ không rõ model trên áp dụng cho lúc nào.

Bây giờ ngón tay tớ có tĩnh điện rờ vào một chân I/O thì lấy đâu ra chân GND cho giòng điện chạy qua diode về GND ?

Hi bác Paddy,

Em hiểu ý bác. Em định trình bày những thứ có trong sách phần cơ bản rồi review lại trường hợp open-loop của bác, tiếp đến mới đến phần thực hành. Tiên đây em review lại luôn.

Như có lần em nói rằng trường hợp bài toán đầu tiên của em, em đã đưa ra lời giải không đúng, thậm chí sai lầm kiến thức cơ bản. Tuy nhiên em có đọc lại sách thì chỉ thấy chúng đều đưa ra model như vậy với một DUT ( device under test) và không thấy sách nào đưa ra model khác. Em bám theo sách hay đúng hơn là bám theo model để viết bài chia sẽ.

Trường hợp open-loop như bác nói là chính xác. Những giải thích về bài viết ở trên là theo model và là close-loop. Nhưng với trường hợp open-loop thì bộ bảo vệ ESD ở trên vẫn bảo vệ được con chíp.

Điện tích 2KV từ tay bác sẽ chạy qua chân INPUT, tiếp đến là D1, tới Clamp rồi tới chân GND ( dù chân GND không nối đất, chân GND floating ). Khi đó drop áp ngang qua D1+Clamp vẫn đủ nhỏ để con chíp an toàn và vẫn tính theo model ở trên. Như vậy thông số quan trọng là drop áp ngang qua các cell ESD mà không cần quan tâm áp ở các chân của chíp là bao nhiêu.

Trường hợp, chíp không có khối bảo vệ ESD, Giả sử ban đầu con chíp trung hòa điện, điện thế tại các chân và đế là bằng nhau. Khi tay bác với 2KV tĩnh điện chạm vào chân INPUT. Tốc độ tăng áp lên chân này theo thời gian nhanh hơn nhiều tốc độ tăng áp của các chân còn lại. Đến một thời điểm nào đó, sẽ có sự chênh lệch áp giữa các chân là đủ lớn để con chíp sẽ die. Một lần nữa cảm ơn bác Paddy đã sữa sai cho em. Tuy vậy những giải thích ở trên chỉ là lý thuyết. Các bạn cần đánh giá thêm nữa nhé.

Rgs,

[Paddy]

Hỏi thêm bác cái này.

Nếu tín hiệu vô cao hơn foward voltage của diode thì sao ?

Theo hình trên thì điện vô sẽ bị "kẹp / hãm" (clamped) lại rồi.

Vài chục năm trước thì tớ thấy lối gắn 1 cặp diode như thế để cho trường hợp diện cao hơn Vcc hay thấp hơn GND sẽ bị hãm lại tại +/- 0.7V (cho biopolar). Chỉ khác một cái là diode đươc gắn giữa Vcc và GND.

[ngoclinh_xl]

Hỏi thêm bác cái này.

Nếu tín hiệu vô cao hơn foward voltage của diode thì sao ?

Nhìn vào modeling của HBM thì thấy ảnh hưởng của Cs và Ls là không đáng kể nên bình thường người thiết kế bỏ 2 device đó. Ảnh hưởng của R = 1.5K lớn hơn nhiều. Khi thiết kế ESD cell loại dùng diode này, người ta cũng tính mức dòng xả khi forward voltage của diode bắt đầu lớn hơn Vt( 0.6 V hay 0.7V.... tùy theo công nghệ). Khi forward voltage bắt đầu lớn hơn Vt thì dòng Id qua diode tăng rất nhanh theo hàm mũ. Nhưng khi dòng tăng nhanh thì drop áp R x Id càng lớn làm cho Forward voltage của diode càng nhỏ lại, nhưng nhỏ lai bao nhiêu thì tùy từng thiết kế, và phẩm chất yêu cầu. Trong ESD network cho mỗi con chíp. Luốn có 1 hoặc vài path gây drop áp lớn nhất trong số tất cả các path mà chúng ta nghĩ ra. Vì vậy khi thiết kế ESD cho chíp, mình phải tìm cái path này, và thiết kế sao cho drop áp là không làm chíp die.

Theo hình trên thì điện vô sẽ bị "kẹp / hãm" (clamped) lại rồi.

Cái này bác hỏi em không hiểu lắm. Ý bác hỏi cái ESD clamp phải không? Clamp( con NMOS) chỉ dẫn khi có ESD event. Bình thường thì nó không dẫn, kể cả khi con chíp lắp vào mạch và đang chạy bình thường. Thiết kế mạch RC này dùng để sense ESD event, để mở con NMOS.

ESD clamp có nhiều dạng. Bác có thể dùng diode để thiết kế ESD clamp cũng được. Ngoài ra em thấy họ dùng SCR, Zener diode nữa..

[ngoclinh_xl]

Đang nói đến thiết kế Pad này mình có câu hỏi vui cho các bạn :
Hình F6 là hình Fab guide mình thiết kế Pad.


Đây là công nghệ 350nm TSMC. 4 lớp metal ( top metal 4). Câu hỏi là tại sao người ta không phủ via hết Pad luôn mà chỉ phủ theo hình kim cương, rồi chừa 4 corner và các cạnh không phủ via ? Đáng lẽ phủ via càng nhiều càng tốt chứ ?

Mình sẽ thêm 1 câu hỏi nữa trong bài sau liên quan đến via. Nhiều khi thất bại trong thiết kế không đến từ thiết kế của bạn mà nó đến từ những thứ mà bạn phớt lờ hoặc cho nó là đơn giản.

Ngày trước mình có xem layout của Pad mà các hãng khác làm. Mình thấy ngoài vấn đề nêu ở trên, có một điểm mà mình thấy lạ nữa về via. Người ta không chồng via1, via2, via3 trên một trục thẳng mà chồng so le nhau. 2 via của 2 lớp kế cận nhau ( như via1 và via2, hay via2 và via3...) luôn lệch tâm nhau và có khoảng cách. Ngoài ra, họ gắn từng via một chứ không gọi một mảng via ra để gắn. Ngày trước mình không hiểu lắm. Gắn từng via một mất công bõ chết được, đã thế lại còn gắn theo hình kim cương nữa chứ. Không biết ai trong số các bạn có hiểu vì sao không ?