Analog IC design

[IDSGroup]

Các bác ở đây đã ai làm mạch chia dòng chưa ạ? (Current-mode divider)
Iout = Ix*Iy/Iw
Em design theo một vài topology khác nhau mà ra kết quả đều không như ý.
Bác nào đã từng design cái này thì cho em hỏi tí kinh nghiệm ạ.Ví dụ như: bác design theo topology nào? Kết quả có tốt không?

Điều thứ 2 là có bác nào đã từng tìm hiểu về ACM MOSFET chưa ạ? (Advanced Compact Model MOSFET), lý thuyết khá là khó, mặc dù chỉ dựa vào điện thế bề mặt (surface potential) (Phi).
Nhưng em đọc hoài không vô, hic hic. Bác nào biết em xin tí kinh nghiệm đọc cho dễ hiểu ạ, hoặc là bác giải thích qua một chút bằng tiếng Việt cho em thì có lẽ sẽ dễ dàng hơn .
Em xin cảm ơn trước

[hithere123]

Các bác ở đây đã ai làm mạch chia dòng chưa ạ? (Current-mode divider)
Iout = Ix*Iy/Iw
Em design theo một vài topology khác nhau mà ra kết quả đều không như ý.
Bác nào đã từng design cái này thì cho em hỏi tí kinh nghiệm ạ.Ví dụ như: bác design theo topology nào? Kết quả có tốt không?

Điều thứ 2 là có bác nào đã từng tìm hiểu về ACM MOSFET chưa ạ? (Advanced Compact Model MOSFET), lý thuyết khá là khó, mặc dù chỉ dựa vào điện thế bề mặt (surface potential) (Phi).
Nhưng em đọc hoài không vô, hic hic. Bác nào biết em xin tí kinh nghiệm đọc cho dễ hiểu ạ, hoặc là bác giải thích qua một chút bằng tiếng Việt cho em thì có lẽ sẽ dễ dàng hơn .
Em xin cảm ơn trước

Mình đoán bạn đang làm nghiên cứu sinh Mạch chia dòng bạn dùng cho mạch giải điều chế (demodulation) phải không? gần đây rất nhiều "novel" paper đề cập tới nhưng mình thấy nó không robust lắm, công thức nhìn thì hay mà làm thật không ăn thua, ra silicon thấy nhiều factor làm công thức bị lệch đi, mô phỏng không detect hết được.

Thông thường bọn mình toàn chuyển I sang V để làm thôi. Bạn cứ chia sẻ các topology lên và nói rõ là đang stuck ở đâu để xem mọi người có góp ý gì cải tiến không.

Về AMC MOSFET thì ngày xưa mình ham anh model của mosfet lắm, nhưng lâu rồi mình không còn đọc đến kiến thức model nữa, chỉ nhớ mang máng là còn có thêm anh charge-based, để mình thử tìm lại tài liệu rồi trao đổi thêm với bạn về vấn đề này sau.

Thân mến

[IDSGroup]

Hi bác, vâng em đang làm nghiên cứu sinh. Mạch chia dùng V-V hoặc V-I, I-V thì cũng có kha khá paper làm. Em chưa design vì không có nhu cầu dùng mấy mạch này ạ.
Mạch current-mode divider thì ít tài liệu và nghiên cứu vì nó chỉ ứng dụng chủ yếu trong Fuzzy IC ạ. Em đang làm Fuzzy IC nên cần phải design cái này.
Do design theo công thức thông thường mình vẫn dùng để design mạch là I-V relations như các sách về Analog đã trình bày (P.Allen, Razavi) (em ko rõ cái model này là tên gọi là gì), kết quả mô phỏng không chính xác.
EM đã design theo một topology khá phổ biến (hầu hết design current-mode divider đều theo kiểu topo này). Kiểu design này có thể kể đến những papers sau như bác nói ạ:
- Current-Mode Multiplier/Divider Circuits Based on the MOS Translinear Principle (Antonio J.Lopez - 2001) - Analog IC & Signal Processing Journal.
- Quadratic-translinear CMOS multiplier/divider circuit - EL - 1997.
- Compact Low-Voltage CMOS Current-Mode Multiplier/Divider - IEEE - 2010.
Còn một số bài khác, cũng tương tự và na ná. Trong đó e đã design theo 2 kiểu topology như trên bài năm 2010 và năm 1997, 2001 kia (2 bài nay na ná nhau)
Nhưng kết quả không như ý. Còn Một số bài gần đây người ta dùng ACM model, để có kết quả mô phỏng chính xác.
Có thể kể đến một số bài dùng ACM model cho mạch Divider như:
- A CMOS Analog Four-Quadrant Multiplier for CNN Synapses - 2012
- CMOS multiplier based on the relationship between drain current and inversion charge - 2009.
topology thì không mới, nhưng phân tích dựa trên ACM model, mà em đọc cái này hoài không vô ạ. Nên mong có cao nhân chỉ giáo ^^.

[hithere123]

EM đã design theo một topology khá phổ biến (hầu hết design current-mode divider đều theo kiểu topo này). Kiểu design này có thể kể đến những papers sau như bác nói ạ:
- Current-Mode Multiplier/Divider Circuits Based on the MOS Translinear Principle (Antonio J.Lopez - 2001) - Analog IC & Signal Processing Journal.
- Quadratic-translinear CMOS multiplier/divider circuit - EL - 1997.
- Compact Low-Voltage CMOS Current-Mode Multiplier/Divider - IEEE - 2010.
Còn một số bài khác, cũng tương tự và na ná. Trong đó e đã design theo 2 kiểu topology như trên bài năm 2010 và năm 1997, 2001 kia (2 bài nay na ná nhau)
Nhưng kết quả không như ý.

Đọc qua paper bạn đưa lên mình thấy nguyên lý của nhân/chia dòng là lợi dụng công thức "drain current". Có hai nhược điểm mình thấy đó là: (1) công thức "drain current" phụ thuộc quá nhiều vào tham số hình học/vật lý của mosfet, hơn nữa công thức "drain current" của phần mềm mô phỏng phức tạp hơn công thức viết trong sách vì được các wafer fab hiệu chỉnh dựa trên dữ liệu PCM (process control monitoring) trước khi chuyển tới cho designer, nó là khác nhau cho mỗi process và kết quả có khi khác tới ~40% so với tính toán bằng công thức trong sách. Một cách kiểm tra trực quan nhất là bạn thực hiện mô phỏng monte carlo để kiểm tra drain current; (2) công thức của mạch được giả sử mạch gương dòng không có sai số hoặc sai số rất ít trong khi cấu hình của bạn dùng gương dòng kiểu cũ quá, sai số do mismatch sẽ rất lớn, một cách khắc phục là bạn dùng kỹ thuật DEM (dynamic element matching) cho các mạch gương dòng, kết quả sẽ tốt hơn.

Còn Một số bài gần đây người ta dùng ACM model, để có kết quả mô phỏng chính xác.
Có thể kể đến một số bài dùng ACM model cho mạch Divider như:
- A CMOS Analog Four-Quadrant Multiplier for CNN Synapses - 2012
- CMOS multiplier based on the relationship between drain current and inversion charge - 2009.
topology thì không mới, nhưng phân tích dựa trên ACM model, mà em đọc cái này hoài không vô ạ.

Đợt này bận quá nên mình cũng chưa xem lại phần model của mosfet, nhưng có vẻ ACM là để giải quyết công thức drain current, làm cho nó chính xác hơn (mượt hơn), bạn nhớ lại công thức drain current cổ điển cần có điều kiện biên là các vùng hoạt động khác nhau (bão hòa, tuyến tính, ...) và nó chỉ tốt với công nghệ long chanel mosfet. Bạn thử tìm đọc lại kiến thức môn MOS devices, nó là nền tảng để bạn hiểu về ACM.

Mà cái Fuzzy IC cũng vui phết nhỉ, mình chưa làm bao giờ, có thời gian bạn chia sẻ với mọi người nhé.
Thân mến

[IDSGroup]

Một cách kiểm tra trực quan nhất là bạn thực hiện mô phỏng monte carlo để kiểm tra drain current; (2) công thức của mạch được giả sử mạch gương dòng không có sai số hoặc sai số rất ít trong khi cấu hình của bạn dùng gương dòng kiểu cũ quá, sai số do mismatch sẽ rất lớn, một cách khắc phục là bạn dùng kỹ thuật DEM (dynamic element matching) cho các mạch gương dòng, kết quả sẽ tốt hơn.
Thân mến

Hi, cảm ơn mấy cái gợi ý này của bạn. Mấy hôm nay hiệu chỉnh lại thông số của devices, mình chỉnh được mạch divider ra kết quả cũng tạm chấp nhận được. Có thời gian mình sẽ phân tích kĩ hơn theo ý bạn gợi ý. Mấy cái kĩ thuật phân tích mạch này giờ mình mới biết ^^. Vì bt chỉ làm theo công thức tính toán cổ điển, kết quả hiệu chỉnh theo kết quả mô phỏng nên nhiều khi không cover được hết các trường hợp. Cái gương dòng thì mình dùng long channel, sai số trong khoảng chấp nhận được. Vì trong mạch dùng rất rất nhiều gương dòng (cỡ phải đến cả trăm cái), nên nếu design riêng thì rất tốn size.

Cái ACM model thì biểu diễn drain current theo một công thức, không phụ thuộc nó hoạt động ở miền nào, nên sẽ dễ dàng để tính toán các thông số khác hơn, nên có vẻ chính xác hơn cách biểu diễn theo từng miền hoạt động của MOS. Có thời gian mình sẽ nghiên cứu thêm về cái này. Còn giờ không kịp nên chắc là đọc cũng không vô đầu được , đành để lại sau vậy.

Mà cái Fuzzy IC cũng vui phết nhỉ, mình chưa làm bao giờ, có thời gian bạn chia sẻ với mọi người nhé.
Thân mến

Hi nếu bạn cảm thấy hứng thú thì lúc nào cần mình cũng có thể chia sẻ được. Mình design theo mấy topology cũ thôi, về cơ bản thì cũng gần xong phần design, layout thì mình ko làm^^. Chủ yếu có mấy mạch:
- Membership function generator / fuzzifier
- LTA-MIN / WTA-MAX : mình chỉ dùng LTA-MIN nên mới design cái này thôi.
- Singleton generator (dùng 5bit DAC)
- Multiplier/ Divider

Best regards,

[thuclh]

Đọc qua cái thread trên thì cái ACM model này có hơi hướng giống như EKV model nhỉ.
Trước mình cũng thấy khía cạnh "model" thú vị vì nó sử dụng nhiều toán.
Chư mà nếu không phải làm về học thuật thì cũng chả cần hiểu kỹ làm gì, .

[ngoclinh_xl]

Em chào Bác Hithere123 và mọi người!
Em đang quan tâm đến lĩnh vực thiết kế bộ nhớ ( Cụ thể là thiết kế cell nhơ SRAM và giao diện giao tiếp giữa SRAm với hệ thống cho trước). Vậy, Bác Hithere123 và mọi người có thể cung cấp cho em một số tài liệu mà các bác cho là hay được không ?
Em xin cảm ơn!

[hithere123]

Tài liệu tổng quan cho phần này là sách về cấu trúc máy tính và các chuẩn giao tiếp thông thường. Tuy nhiên thiết kế interface như thế nào lại phụ thuộc vào ứng dụng em đang muốn làm.

Module nhớ cơ bản có data, address, read, write và các bit flag. Thiết kế interface thì tùy vào ứng dụng. Ví dụ ứng dụng có yêu cầu CPU và bộ nhớ có khả năng hiểu các yêu cầu (câu lệnh) như: đọc 1 byte ở địa chỉ a, ghi 1 byte vào địa chỉ a, đọc 4 byte bắt đầu ở địa chỉ a, ghi 4 byte vào địa chỉ bắt đầu a thông qua chuẩn giao tiếp X (song song, nối tiếp). Như vậy tự em phải hiểu ứng dụng sau đó xác định specs cho giao tiếp SRAM của em.

Thường thì cần FSM để decode câu lệnh nhận được từ cpu, bắt tay với sram, thực hiện câu lệnh với sram, đợi đáp ứng từ sram, chuyển nội dung trả lời từ SRAM ra chuẩn giao tiếp tương ứng của cpu.

Em đưa yêu cầu ứng dụng cụ thể thì mọi người mới tư vấn được.

[ngoclinh_xl]

Tài liệu tổng quan cho phần này là sách về cấu trúc máy tính và các chuẩn giao tiếp thông thường. Tuy nhiên thiết kế interface như thế nào lại phụ thuộc vào ứng dụng em đang muốn làm.

Module nhớ cơ bản có data, address, read, write và các bit flag. Thiết kế interface thì tùy vào ứng dụng. Ví dụ ứng dụng có yêu cầu CPU và bộ nhớ có khả năng hiểu các yêu cầu (câu lệnh) như: đọc 1 byte ở địa chỉ a, ghi 1 byte vào địa chỉ a, đọc 4 byte bắt đầu ở địa chỉ a, ghi 4 byte vào địa chỉ bắt đầu a thông qua chuẩn giao tiếp X (song song, nối tiếp). Như vậy tự em phải hiểu ứng dụng sau đó xác định specs cho giao tiếp SRAM của em.

Thường thì cần FSM để decode câu lệnh nhận được từ cpu, bắt tay với sram, thực hiện câu lệnh với sram, đợi đáp ứng từ sram, chuyển nội dung trả lời từ SRAM ra chuẩn giao tiếp tương ứng của cpu.

Em đưa yêu cầu ứng dụng cụ thể thì mọi người mới tư vấn được.

Vâng, em chào Bác Hithere123!
Em được giao nhiệm vụ tìm hiểu SRAM nên còn chưa biết nó làm trong hệ thống nào. Chắc phải học thêm nhiều về interface.
Không biết công nghệ CMOS nào có library hỗ trỡ MOSFER điện áp cao (lên đến 35V) không nhỉ? Hay chỉ có công nghệ BJT thôi ?
Trân trọng!

[ngoclinh_xl]

Chào các bác.
Thông báo với các bác hãng Agilent và Synopsys hợp tác để cho ra bộ tool thiết kế RF. Mục đích nhằm cạnh tranh thị trường với hãng Cadence. Dự tính cuối năm nay (2014) sẽ hoàn chỉnh và bán ra thị trường. nghe bảo giá cá rẽ hơn nhiều so với giá của hãng Cadence.
Trân Trọng!

[hithere123]

Chào các bác.
Thông báo với các bác hãng Agilent và Synopsys hợp tác để cho ra bộ tool thiết kế RF. Mục đích nhằm cạnh tranh thị trường với hãng Cadence. Dự tính cuối năm nay (2014) sẽ hoàn chỉnh và bán ra thị trường. nghe bảo giá cá rẽ hơn nhiều so với giá của hãng Cadence.
Trân Trọng!

À cuối năm nay synopsys định mở văn phòng ở tp HCM đấy. Chứng tỏ Việt Nam làm vi mạch cũng khá nhiều rồi

[ngoclinh_xl]

Chào bác Hithere123 và mọi người. Em đang làm lại cái LDO. Có một thông số mà em chưa hiểu ý nghĩa của nó lắm. Đó là Gain band Unity.
Thông thường với LDO cấp dòng ra mã 100mA thì UGB vào khoảng từ 5Mhz đến 10Mhz. Trường hợp LDO cấp dòng ra max 1A thì UGB <= 1MHz. Các bác cho em hỏi ý nghĩa của thông số này với ạ?

Trường hợp LDO cấp dòng tải max 1A mà UGB chỉ 1Mhz thì khi lấy LDO này làm nguồn cho những con vi điều khiển 8-bit hay 16 bit ... mà những con chíp này nó hoạt động với thạch anh dạo động từ 10Mhz đến vài trăm MHz thì con LDO này có bị sao không ?
Chân thành cảm ơn.

[ngoclinh_xl]

Các tay to đi đâu hết rồi

[hithere123]

Các tay to đi đâu hết rồi

Cái gain bandwidth thì em tự tìm hiểu nhá, mà anh nhớ anh đã nói ở đâu đó rồi, ngay trong thớt này thôi. Riêng về LDO thì nó không thể tách rời tải nên mới nói mỗi LDO chỉ OK với một giới hạn tải nào đó thôi.

Ý nghĩa của nó thì đơn giản thôi, thay đổi tải ở tần số ngoài bandwidth là LDO không chịu trách nhiệm. Trong datasheet em thấy giật cấp vdd hoặc giật cấp tải là tín hiệu ra có spike ngay. Thằng nào bandwidth thấp thì spike to, bandwidth lớn thì spike nhỏ.

Cấp cho MCU chả vấn đề gì cả, tuy nhiên phải có được mô hình load của MCU ví dụ xung 100mA trong bao lâu, 10ns hay 1ns, vv sau đó lắp vào LDO mô phỏng xem spike ở đầu ra như thế nào, vẫn tầm +/-10% thì vẫn dùng cho MCU ngon lành cành đào.

À mà em đang làm cho uniquify à?

[ngoclinh_xl]

Cái gain bandwidth thì em tự tìm hiểu nhá, mà anh nhớ anh đã nói ở đâu đó rồi, ngay trong thớt này thôi. Riêng về LDO thì nó không thể tách rời tải nên mới nói mỗi LDO chỉ OK với một giới hạn tải nào đó thôi.

Ý nghĩa của nó thì đơn giản thôi, thay đổi tải ở tần số ngoài bandwidth là LDO không chịu trách nhiệm. Trong datasheet em thấy giật cấp vdd hoặc giật cấp tải là tín hiệu ra có spike ngay. Thằng nào bandwidth thấp thì spike to, bandwidth lớn thì spike nhỏ.

Cấp cho MCU chả vấn đề gì cả, tuy nhiên phải có được mô hình load của MCU ví dụ xung 100mA trong bao lâu, 10ns hay 1ns, vv sau đó lắp vào LDO mô phỏng xem spike ở đầu ra như thế nào, vẫn tầm +/-10% thì vẫn dùng cho MCU ngon lành cành đào.

À mà em đang làm cho uniquify à?

Chào bác Hithere123,

Cảm ơn bác đã chỉ dẫn. Hiện em không làm cho uniquify bác ạ. Em đã có gửi Email cho bác. Không biết bác hiện nay đang ở đâu? Em mời bác cafe được không ? Em đang làm ở Sài Gòn.

Hiện em đang làm đến layout cho con LDO rồi. Có một chút vấn đề khi vẽ layout cho pass transistor, rằng không biết em đi layout lớp metal 2 ngang qua cực gate của các mosfet được không? hay nói cách khác là em có thể vẽ line metal 2 hay metal 3 ... ngang qua ( ở trên ) con mos thì có sao không ? Em nghĩ là có, vì dòng chạy qua những line metal đi qua cực gate (vùng active) sẽ tạo ra điện trường làm ảnh hưởng trực tiếp tới kênh dẫn của các mos. Không biết bác nghĩ sao ?

Cảm ơn bác nhiều ,