Analog IC design

[thuclh]

Mạch tạo IPTAT đầu tiên, sai số chủ yếu do miss matches giữa (m3, m4, m5) và (m1, m2). id = (1+Lamda*vds)*...., khi VDD thay đổi thì Vds cũng thay đổi nên sai số vì thế cũng đổi theo. Đó chưa kể sự thay đổi trên M6.
Mạch tạo IPTAT/REF ở hình thứ 2 thì có tốt hơn, giảm thiểu miss match ở (m6, m7, m8) nhờ sử dụng high swing cascode. Tuy nhiên vẫn còn Vds miss match ở M1 và M2.
Mạch cuối thì có sử dụng amplifier để force hai lối vào khuyếch đại thuật toán bằng nhau. Tuy nhiên vẫn có sai số offset của khuyếch đại thuật toán. Nó phụ thuộc vào VDD nếu như bạn sử dụng mạch khuyếch đại như đã post ở những bài ở trên. Mình cũng đã thử đưa ra một gợi ý sưa đơn giản, nhưng mình tự nhận thấy là sai nên đã rút lại.
Nếu có thể, bạn gửi mạch của bạn cho mình qua thư thuclh_vnu@yahoo.com. Có thể mình sẽ giúp được gì đó cho bạn, .
Mình có thêm một suggest nữa là bạn nên tìm đọc sách về reference của Gabriel Alfonso Rincón-Mora như link dưới. Trong quyển sách có mô tả chi tiết ref từ diot tới curvature compensation (chưa được đề cập trong sách của allen). (Hình như mình là tín đồ của rincon-Mora, . Mình cũng đã giới thiệu một quyển sách về LDO của Rincon-Mora trong thread này). Tuy nhiên khi sử dụng kiến thức trong sách thì bạn nên cẩn thận kiểm tra xem kiến thức đó có được free sử dụng hay không, cẩn thận dính phải patent của người khác. Cái này bạn nên hỏi giáo sư của bạn, .
Amazon.com: Voltage References: From Diodes to Precision High-Order Bandgap Circuits (9780471143369): Gabriel Alfonso Rincon-Mora: Books
PS: à quên, bạn gửi cho mình file ảnh nhé. Hiện tại mình không cài chuơng trình vẽ mạch và mô phỏng mạch nào cả.

[hithere123]

Em đã thử tính toán và mô phỏng cả 3 mạch trên đều cho kết quả Vref phụ thuộc VDD rất nhiều các bác ạ. Theo lý thuyết công thức tính toán cho Vref chẳng phụ thuộc VDD. => Ở Hình p1 và p2 : Các nguồn dòng và dòng gương thay đổi theo VDD, và chúng không đồng nhất.

Nếu gương dòng thay đổi theo VDD và không đồng nhất thì có thể mạch gương dòng điện bạn thiết kế chưa tốt. Mình không nhìn được hình ảnh của bạn, nên mình không biết nó chưa tốt ở chỗ nào.

Ở Hình p3 không biết các bác đã mô phỏng lần nào chưa? em tính toán, mô phỏng thử nhưng vẫn thấy chúng thay đổi theo VDD.





Các bác nghĩ sao về các mạch BG này? Nếu có sơ đồ nào hoàn thiện các bác gợi ý em được không?

Mình không xem được ảnh nên không biết là mô hình nào. Tuy nhiên bạn nên tập trung ở một mạch thôi, tìm ra nguyên nhân rồi khắc phục chứ đừng thử nhiều mạch. Theo mình mạch band-gap kiểu basic dưới đây là phù hợp với bạn:

EDACafe: Power, accuracy and noise aspects in CMOS mixed-signal design

Lưu ý: bạn không cần mạch chopper để giảm offset cho op-amp (cụ thể bạn có thể bỏ: CLK, CLK_NEG, M10/11/13/15/19/20/21/22/27/28/29/30), và cần thêm RC vào gate của M31 để bù pha cho mạch op-amp.

Để tạo dòng bias bạn có thể dùng kỹ thuật self-biased như trong trang 14 tài liệu này: http://www-inst.eecs.berkeley.edu/~e...cture%2026.pdf

Lưu ý: bạn nên cascode current mirror T4/5/6 và có thể thay đổi mạch start-up cho tốt hơn (thật ra mình không thích mạch start-up kiểu này); sau đó bạn dùng dòng T6 để tạo BIASN cho mạch op-amp của band-gap ở trên.

Thế nhé, chúc bạn thành công!

[ngoclinh_xl]

Mạch tạo IPTAT đầu tiên, sai số chủ yếu do miss matches giữa (m3, m4, m5) và (m1, m2). id = (1+Lamda*vds)*...., khi VDD thay đổi thì Vds cũng thay đổi nên sai số vì thế cũng đổi theo. Đó chưa kể sự thay đổi trên M6.
Mạch tạo IPTAT/REF ở hình thứ 2 thì có tốt hơn, giảm thiểu miss match ở (m6, m7, m8) nhờ sử dụng high swing cascode. Tuy nhiên vẫn còn Vds miss match ở M1 và M2.
Mạch cuối thì có sử dụng amplifier để force hai lối vào khuyếch đại thuật toán bằng nhau. Tuy nhiên vẫn có sai số offset của khuyếch đại thuật toán. Nó phụ thuộc vào VDD nếu như bạn sử dụng mạch khuyếch đại như đã post ở những bài ở trên. Mình cũng đã thử đưa ra một gợi ý sưa đơn giản, nhưng mình tự nhận thấy là sai nên đã rút lại.
Nếu có thể, bạn gửi mạch của bạn cho mình qua thư thuclh_vnu@yahoo.com. Có thể mình sẽ giúp được gì đó cho bạn, .
Mình có thêm một suggest nữa là bạn nên tìm đọc sách về reference của Gabriel Alfonso Rincón-Mora như link dưới. Trong quyển sách có mô tả chi tiết ref từ diot tới curvature compensation (chưa được đề cập trong sách của allen). (Hình như mình là tín đồ của rincon-Mora, . Mình cũng đã giới thiệu một quyển sách về LDO của Rincon-Mora trong thread này). Tuy nhiên khi sử dụng kiến thức trong sách thì bạn nên cẩn thận kiểm tra xem kiến thức đó có được free sử dụng hay không, cẩn thận dính phải patent của người khác. Cái này bạn nên hỏi giáo sư của bạn, .
Amazon.com: Voltage References: From Diodes to Precision High-Order Bandgap Circuits (9780471143369): Gabriel Alfonso Rincon-Mora: Books
PS: à quên, bạn gửi cho mình file ảnh nhé. Hiện tại mình không cài chuơng trình vẽ mạch và mô phỏng mạch nào cả.

Chào bác Thuclh !
Riêng cái hình thứ 3, offset thay đổi theo VDD là offset gì ? offset input hay output vậy bác ? Em nghĩ là cả hai Offset sẽ thay đổi theo VDD luôn phải không bác?
Việc thiết kế , Em mong các bác gợi ý và dẫn dắt cho em. em muốn được học hỏi thêm từ các bác để làm. nhất quyết không nhờ các bác làm được.

[ngoclinh_xl]

Nếu gương dòng thay đổi theo VDD và không đồng nhất thì có thể mạch gương dòng điện bạn thiết kế chưa tốt. Mình không nhìn được hình ảnh của bạn, nên mình không biết nó chưa tốt ở chỗ nào.



Mình không xem được ảnh nên không biết là mô hình nào. Tuy nhiên bạn nên tập trung ở một mạch thôi, tìm ra nguyên nhân rồi khắc phục chứ đừng thử nhiều mạch. Theo mình mạch band-gap kiểu basic dưới đây là phù hợp với bạn:

EDACafe: Power, accuracy and noise aspects in CMOS mixed-signal design

Lưu ý: bạn không cần mạch chopper để giảm offset cho op-amp (cụ thể bạn có thể bỏ: CLK, CLK_NEG, M10/11/13/15/19/20/21/22/27/28/29/30), và cần thêm RC vào gate của M31 để bù pha cho mạch op-amp.

Để tạo dòng bias bạn có thể dùng kỹ thuật self-biased như trong trang 14 tài liệu này: http://www-inst.eecs.berkeley.edu/~e...cture%2026.pdf

Lưu ý: bạn nên cascode current mirror T4/5/6 và có thể thay đổi mạch start-up cho tốt hơn (thật ra mình không thích mạch start-up kiểu này); sau đó bạn dùng dòng T6 để tạo BIASN cho mạch op-amp của band-gap ở trên.

Thế nhé, chúc bạn thành công!

Chào bác Hithere!

Theo như consider trong đường dẫn bác đưa ( EDACafe ) việc tháo dỡ các khôi mạch chopper sẽ khiến offset thay đổi theo VDD, làm cho Vref thay đổi. Hay là em vẫn chưa hiểu nguyên lý hoạt động của mạch bác đưa nhỉ? Khối mạch sau khối difference amplifier là khối gì vậy bác ? Có phải là khối second stage của error amplifier, thiết kế theo kĩ thuật gương dòng, current sink/soure để tăng độ lợi của EA?

Em đang thiết kế mạch trên thư viện 90nm. Không biết các khối mạch số với công nghệ 90nm thì cần điện áp VDD thông thường là bao nhiêu để hoạt động nhỉ? Em không rõ cái này nên em đã tự đặt ra là VDD = 0.9V. Vậy nên Vref cần thiết kế la 0.6V. Mà các mạch bangap thường cho ra Vref trên 1.2 V . TRừ mạch bangap mà mos hoạt động trong miền weak inversion thì cho ra Vref thấp hơn. Các bác có ý kiến gì không ?
Bây h mạng nhà em yếu quá, attach mấy cái hình mà cũng không được. Em sẽ attach lại mấy cái hình ở trên kia sau ạ.

[hithere123]

Theo như consider trong đường dẫn bác đưa ( EDACafe ) việc tháo dỡ các khôi mạch chopper sẽ khiến offset thay đổi theo VDD, làm cho Vref thay đổi. Hay là em vẫn chưa hiểu nguyên lý hoạt động của mạch bác đưa nhỉ? Khối mạch sau khối difference amplifier là khối gì vậy bác ? Có phải là khối second stage của error amplifier, thiết kế theo kĩ thuật gương dòng, current sink/soure để tăng độ lợi của EA?

Đây là cấu hình mạch folded cascode op-amp, dạng này rất hay được dùng trong thiết kế cho công nghệ dưới 130nm thay thế cho two-stage op-amp truyền thống mà em đã dùng cho khối error amp trước đây.

Chopping là một kỹ thuật cũng rất hay được sử dụng để loại bỏ offset đối với mạch vi sai truyền thống, offset có thể đạt tới 200uV. Cốt lõi của kỹ thuật chopping là một đầu vào (vin) bất kỳ sẽ đều được đi vào cả hai em differential pair mosfet, do đó với tín hiệu vào nào thì cũng coi như không nhìn thấy offset đầu vào.

Tuy nhiên, với yêu cầu bài toán em đặt ra thì anh nghĩ chưa cần thiết phải sử dụng đến kỹ thuật này ; hoặc là sau khi thiết kế xong mạch cơ bản đã rồi em có thể thử để xem kết quả thế nào.

Em đang thiết kế mạch trên thư viện 90nm. Không biết các khối mạch số với công nghệ 90nm thì cần điện áp VDD thông thường là bao nhiêu để hoạt động nhỉ? Em không rõ cái này nên em đã tự đặt ra là VDD = 0.9V. Vậy nên Vref cần thiết kế la 0.6V. Mà các mạch bangap thường cho ra Vref trên 1.2 V . TRừ mạch bangap mà mos hoạt động trong miền weak inversion thì cho ra Vref thấp hơn. Các bác có ý kiến gì không ?
Bây h mạng nhà em yếu quá, attach mấy cái hình mà cũng không được. Em sẽ attach lại mấy cái hình ở trên kia sau ạ.

Cái đấy em đọc lại xem file công nghệ xem thế nào. Với công nghệ 90nm, thông thường bên fab sẽ offer hai loại devices: thin gate oxide (1.5V supply) và thick gate oxide (2.5V supply). Mạch band-gap em dùng 2.5V supply để tạo 1.2V ref sau đó buffer xuống 0.6V dùng cho mạch số nếu muốn.

Thế nhé, chúc em thành công!

[thuclh]

Chào bác Thuclh !
Việc thiết kế , Em mong các bác gợi ý và dẫn dắt cho em. em muốn được học hỏi thêm từ các bác để làm. nhất quyết không nhờ các bác làm được.

Hi hi, mình không định thiết kế thay cho bạn đâu, . Mình chỉ tính phân tích mạch cho bạn thôi, .

Riêng cái hình thứ 3, offset thay đổi theo VDD là offset gì ? offset input hay output vậy bác ? Em nghĩ là cả hai Offset sẽ thay đổi theo VDD luôn phải không bác?

Mọi sai lệch đều có thể quy về offset lối vào nên khi nhắc đến offset mình chỉ ám chỉ offset lối vào thôi, . Khi vdd thay đổi, gain, vds miss match trong amplifier cũng thay đổi -> có thể dẫn tới thay đổi đặc tính Vref.
Mình nghĩ khâu chuẩn bị dự án của bạn chưa tốt. Mình thường tiếp cận như sau, bạn có thể tham khảo, .
Trước hết, trong đống tài liệu của nhà máy Fab đưa cho bạn phải có tài liệu nói về đặc tính điện của công nghệ (Electrical Characteristics) kèm theo một số layout rules. Tối thiểu bạn phải nắm được bảng tóm tắt đặc tính điện (EC table) và basic layout rules như min L, max L, min W, max W, khoảng cách các giếng, loại bỏ ký sinh để tránh latchup, .... Thêm nữa là thao tác phân tích model (model analysis) bao gồm cả việc hand calculation như đã nói ở trên. Mục đích là để hiểu khái quát những đặc tính động của model, như rout, lamda ... Sau khi nắm đại khái đặc trưng của công nghệ thì bạn mới bắt tay vào phân tích yêu cầu (requirements), lựa chọn cấu trúc (topology), phân tích ưu nhược điểm của cấu trúc rồi mới thiết kế chi tiết và mô phỏng.
Việc hiểu rõ mô hình và layout rules rất là quan trọng. Đôi khi có thể bạn chọn được topology rất là hay, nhưng khi thiết kế gần xong rồi bạn mới ngớ người ra là không thực hiện được vì process không cho phép tách source với body chẳng hạn, và bạn phải thiết kế lại. Nói chung nên phân tích kỹ rồi mới làm, khi quen rồi thì cũng không mất nhiều thời gian đâu, .

[ngoclinh_xl]

Em chào bác Hithere, chào bác Thuclh và các bác !

hề hề cuối cùng em design xong mạch bandgap các bác ạ. Các bác đánh giá kết quả mô phỏng của em đính kèm ở dưới với ạ . Vì em chưa biết chừng nào là tốt, sai số bao nhiêu là chấp nhận được. Dựa trên ý tưởng mạch bandgap mà bác hithere đưa trong link EDACafe. Em đã dùng luôn con error amplifier của em luôn, ko thiết kế mạch fold cascode nữa. Em đã thay con M31 từ nmos sang pmos các bác ạ. Và biến mạch bandgap của em thành 1 mạch LDO bandgap voltage thực thụ . Không bết ý tưởng này đã có chưa. Cơ mà thấy vui quá các bác ạ. Theo ý tưởng của em, thì chỉ cần thêm mạch chopper để tránh ảnh hưởng của offset nữa thì nó có vẻ hoản hảo.
Em muốn post luôn sche để các bác đánh giá sau khi bảo vệ xong đồ án. Em sẽ improve thêm đồ án sau khi bảo vệ để nộp hồ sơ một vài chỗ.
Phải công nhận em lên kế hoặch cho dự án chưa tốt. Vì trước khi làm đồ án này em cũng không có kiến thức gì nhiều về analog ic design. Vừa đọc thêm sách vừa làm.
Cảm ơn các bác rất nhiều!

[thuclh]

Ừm, căn cứ vào mô phỏng thì IPTAT của bạn chưa đủ. Bạn cần tăng thêm lượng slope gần bằng (1,55-1.546)/2/40/Rptat nữa. Có thể tăng trở để đạt Vslope tương ứng.
Mà bạn học trường nào thế?

[hithere123]

Các bác đánh giá kết quả mô phỏng của em đính kèm ở dưới với ạ . Vì em chưa biết chừng nào là tốt, sai số bao nhiêu là chấp nhận được.

Thay đổi ~600uV với temp từ -25oC tới 1250C như thế, theo anh là chấp nhận được rồi, cũng khó mà làm tốt hơn được. (Tất nhiên nếu mô phỏng với công nghệ thay đổi thì kết quả sẽ không đẹp như là mơ thế này nhưng phạm vi đồ án thì các thầy chắc cũng sẽ không khắt khe vì các thầy giáo cũng hiểu là em không có model đầy đủ để mô phỏng)

Thay đổi ~200uV/200mV supply thì cũng chấp nhận được vì vref ~1mV với 1V thay đổi supply nghĩa là PSRR ~60dB. Tất nhiên PSRR = 70dB sẽ đẹp hơn.

Em cần mô phỏng transient để xem mạch của em có ổn định không? có overshoot không? có start-up được không? vv... Với anh thì kết quả mô phỏng DC không nói lên nhiều điều. Có thể các thầy sẽ xoáy vào kết quả mô phỏng transient của em đấy

Dựa trên ý tưởng mạch bandgap mà bác hithere đưa trong link EDACafe. Em đã dùng luôn con error amplifier của em luôn, ko thiết kế mạch fold cascode nữa. Em đã thay con M31 từ nmos sang pmos các bác ạ. Và biến mạch bandgap của em thành 1 mạch LDO bandgap voltage thực thụ . Không bết ý tưởng này đã có chưa.

Nếu em lắp mạch như em mô tả thì ý tưởng này ít nhất cũng hơn 30 năm tuổi rồi.

Cơ mà thấy vui quá các bác ạ. Theo ý tưởng của em, thì chỉ cần thêm mạch chopper để tránh ảnh hưởng của offset nữa thì nó có vẻ hoản hảo.

Làm mạch chopper như tài liệu anh đưa lên hôm trước sẽ không ngon lành như em nghĩ đâu, vì kick-back noise từ CLK sẽ làm output của em nhìn kinh khủng lắm, em phải làm thêm cái notch filter để filter out mấy cái noise đó nữa thì mới ngon được . Nếu làm được em có thể viết paper đăng báo IEEE SSCS Vietnam Chapter được rồi. (P/S: anh vừa nhận được thống báo IEEE SSCS Vietnam Chapter đã set-up xong rồi)

[thuclh]

Anh Yên vẫn chưa về à. Về đi dạy cũng được anh ạ, .

Thay đổi ~600uV với temp từ -25oC tới 1250C như thế, theo anh là chấp nhận được rồi, cũng khó mà làm tốt hơn được. (Tất nhiên nếu mô phỏng với công nghệ thay đổi thì kết quả sẽ không đẹp như là mơ thế này nhưng phạm vi đồ án thì các thầy chắc cũng sẽ không khắt khe vì các thầy giáo cũng hiểu là em không có model đầy đủ để mô phỏng)

Thay đổi ~200uV/200mV supply thì cũng chấp nhận được vì vref ~1mV với 1V thay đổi supply nghĩa là PSRR ~60dB. Tất nhiên PSRR = 70dB sẽ đẹp hơn.

Em cần mô phỏng transient để xem mạch của em có ổn định không? có overshoot không? có start-up được không? vv... Với anh thì kết quả mô phỏng DC không nói lên nhiều điều. Có thể các thầy sẽ xoáy vào kết quả mô phỏng transient của em đấy



Nếu em lắp mạch như em mô tả thì ý tưởng này ít nhất cũng hơn 30 năm tuổi rồi.



Làm mạch chopper như tài liệu anh đưa lên hôm trước sẽ không ngon lành như em nghĩ đâu, vì kick-back noise từ CLK sẽ làm output của em nhìn kinh khủng lắm, em phải làm thêm cái notch filter để filter out mấy cái noise đó nữa thì mới ngon được . Nếu làm được em có thể viết paper đăng báo IEEE SSCS Vietnam Chapter được rồi. (P/S: anh vừa nhận được thống báo IEEE SSCS Vietnam Chapter đã set-up xong rồi)

[hithere123]

Anh Yên vẫn chưa về à. Về đi dạy cũng được anh ạ, .

Tròn 12 tháng tìm việc ở Việt Nam rồi đó em, mà cái duyên nó vẫn chưa tới.

[ngoclinh_xl]

Ừm, căn cứ vào mô phỏng thì IPTAT của bạn chưa đủ. Bạn cần tăng thêm lượng slope gần bằng (1,55-1.546)/2/40/Rptat nữa. Có thể tăng trở để đạt Vslope tương ứng.
Mà bạn học trường nào thế?

Chào bác Thuclh!
Em học Bách Khoa Đà Nẵng bác ạ.
MẠch của em không liên quan gì tới IPTAT. MẠch của em về nguyên lý giống với LDO, sơ đồ thì giống với cái hình thứ 3 với một chút thay đổi. Tín hiệu vào cho opamp lấy từ VBE của 2 bjt. Sở gỉ Vref tăng nhẹ theo VDD vì VBE của 2 bjt cũng tăng nhẹ nhưng tốc độ tăng giá trị của VBE của 2 bjt là khác nhau. EM đang thành lập phương trình toán học để lấy giao điểm cũng như chứng minh mạch LDO bandgap sẽ cho kết quả tốt hơn. chứng minh nó ko bị ảnh hưởng của offset.
Nếu có được kết quả tốt, em sẽ khoe với các bác chơi hề hề.

[ngoclinh_xl]

Thay đổi ~600uV với temp từ -25oC tới 1250C như thế, theo anh là chấp nhận được rồi, cũng khó mà làm tốt hơn được. (Tất nhiên nếu mô phỏng với công nghệ thay đổi thì kết quả sẽ không đẹp như là mơ thế này nhưng phạm vi đồ án thì các thầy chắc cũng sẽ không khắt khe vì các thầy giáo cũng hiểu là em không có model đầy đủ để mô phỏng)

Thay đổi ~200uV/200mV supply thì cũng chấp nhận được vì vref ~1mV với 1V thay đổi supply nghĩa là PSRR ~60dB. Tất nhiên PSRR = 70dB sẽ đẹp hơn.

Em cần mô phỏng transient để xem mạch của em có ổn định không? có overshoot không? có start-up được không? vv... Với anh thì kết quả mô phỏng DC không nói lên nhiều điều. Có thể các thầy sẽ xoáy vào kết quả mô phỏng transient của em đấy



Nếu em lắp mạch như em mô tả thì ý tưởng này ít nhất cũng hơn 30 năm tuổi rồi.



Làm mạch chopper như tài liệu anh đưa lên hôm trước sẽ không ngon lành như em nghĩ đâu, vì kick-back noise từ CLK sẽ làm output của em nhìn kinh khủng lắm, em phải làm thêm cái notch filter để filter out mấy cái noise đó nữa thì mới ngon được . Nếu làm được em có thể viết paper đăng báo IEEE SSCS Vietnam Chapter được rồi. (P/S: anh vừa nhận được thống báo IEEE SSCS Vietnam Chapter đã set-up xong rồi)

Vâng, Chào bác Hithere!
Em đọc sách, người ta chỉ định nghĩa offset output voltage là điện áp tại output khi 2 input nối với nhau( nhưng ko nối với đất hoặc nguồn ) .
Còn offset input voltage = offset output / Avd .
Còn theo cách hiểu của em, thì input offset là điện áp sai khác giữa 2 input xảy ra thì Vout = VDD/2( giả sử yêu cầu thiết kế Vout = VDD/2 khi V+=V-=Vi) . offset input khác 0 chỉ có thể do mismatch physical. THeo sơ đồ LDO bandgap em mô tả , giả sử coi Vbe1 là Vref.
Thì Vout = Vref/Beta = Vbe1/Beta = gama. Rõ ràng khi VDD thay đổi thì Vbe1 va Vben thay đổi. Vbe1 = f1(VDD) , Beta = f2(Vben) = f3(VDD). Khi VDD thay đổi một lượng delta(VDD), để Vout ổn định ko đổi thì
delta(Vbe1)/delta(Beta) = gama. (***)
=> f1'=gama*f3' (****)
(note: f1', f3' là đạo hàm theo VDD)
Có được phương trình (****). giải nó tìm được các giá trị cần thiết như R, I qua Q1, và Qn.
đấy là phương trình em đang viết.
Không biết các bác thấy thế nào? hề hề

[hithere123]

Em đọc sách, người ta chỉ định nghĩa offset output voltage là điện áp tại output khi 2 input nối với nhau( nhưng ko nối với đất hoặc nguồn ) .
Còn offset input voltage = offset output / Avd .

Bạn cần chú ý một điểm, offset output voltage và offset input voltage bạn nói tới ở trên phải hiểu là thế này: vout = vin*gain. trong đó vin = vp - vn (sai khác đầu vào). Vậy nếu mạch khuếch đại vi sai không có offset nghĩa là khi vp = vn (vin = 0V) thì vout phải bằng 0. Vậy để tính offset đầu vào người ta chập hai đầu vp và vn sau đó đo vout rồi chia cho gain. Cái này thì ai cũng hiểu nhưng có một điểm mọi người cần chú ý, giá trị vout đo được khi chập hai đầu vp và vn bao gồm hai phần: phần common và phần differential; tức là vout = VOUT_dc + vout. trong đó VOUT_dc = 0.5*(vp+vn)*gain. Do vậy khi tính offset phải loại bỏ phần VOUT_dc này thì công thức bạn áp dụng mới chính xác.

Còn theo cách hiểu của em, thì input offset là điện áp sai khác giữa 2 input xảy ra thì Vout = VDD/2( giả sử yêu cầu thiết kế Vout = VDD/2 khi V+=V-=Vi) . offset input khác 0 chỉ có thể do mismatch physical.

Vấn đề là bạn cần xác định thêm giá trị VIN_dc = 0.5*(vp+vn) để sao cho Vout = VDD/2. Thì các tính toán về sau của bạn mới chuẩn.

THeo sơ đồ LDO bandgap em mô tả , giả sử coi Vbe1 là Vref.
Thì Vout = Vref/Beta = Vbe1/Beta = gama. Rõ ràng khi VDD thay đổi thì Vbe1 va Vben thay đổi. Vbe1 = f1(VDD) , Beta = f2(Vben) = f3(VDD). Khi VDD thay đổi một lượng delta(VDD), để Vout ổn định ko đổi thì
delta(Vbe1)/delta(Beta) = gama. (***)
=> f1'=gama*f3' (****)
(note: f1', f3' là đạo hàm theo VDD)
Có được phương trình (****). giải nó tìm được các giá trị cần thiết như R, I qua Q1, và Qn.
đấy là phương trình em đang viết.
Không biết các bác thấy thế nào? hề hề

Theo anh hiểu thì VDD và offset có thể coi là hai thành phần trực giao (để đơn giản trong tính toán) nên em hoàn toàn có thể viết phương trình tổng quát Vref = f(VDD). Sau đó đạo hàm nó theo VDD sẽ ra được công thức thể hiện sự thay đổi Vref theo VDD. Nhưng nó sẽ không giải quyết bài toán offset đầu vào của op-amp.

Ngoài ra, trong tính toán của em và mô phỏng thực tế, em cần lưu ý xem dòng bias có phụ thuộc vào VDD không nhé, nhìn mạch op-amp mà em đưa lên trước đây thì dòng bias của em phụ thuộc vào VDD cực nhiều; vì em nối một điện trở trực tiếp từ VDD xuống NMOS.

[thuclh]

Bạn thật tự tin. Chúc mừng bạn, tự tin là một nửa thành công, nửa còn lại là kiên trì, .