Analog IC design

[hithere123]

Có thể đây là một thông tin buồn cho những ai quan tâm đến Analog IC Design song cũng có thể đây là một quyết định đúng.

Bài viết trên chỉ có ý muốn thông báo kết thúc chương trình mà mình đã đề cập tới trong bài viết số # 63 mà thôi. Do chương trình trên chủ yếu là giới thiệu các kiến thức cơ sở nên không nhận được nhiều sự hưởng ứng của mọi người cũng là điều mình đã có dự đoán trước. Tuy nhiên, vì nó là những vấn đề rất cơ bản nên mình vẫn muốn đề cập tới để tạo tiền đề cho những thảo luận tiếp theo, và hơn nữa cùng cần phải có một thông báo kết thúc để cho có đầu, có cuối đúng không bạn.

Kỹ thuật phân tích thiết kế mạch là quan trọng nhưng còn rất nhiều vấn đề mà mình vẫn mong muốn tiếp tục với luồng thảo luận này. Ví dụ như layout thì tương tác như thế nào với nhóm design, fab, package. Hay như khi cắt wafer thành từng die đôi khi có ảnh hưởng tới các lớp active bên dưới của IC dẫn đến làm giảm độ tịn cậy của IC (thời gian sống của IC), mặc dù đã có những rule vể kích thước tối thiểu giữa các die trên wafer. Và vấn đề là làm thế nào để phát hiện ra điều này vì những sai hỏng đó chỉ có thể được biết sau khi nhận được IC lỗi trả về từ phía khách hàng sau một thời gian sử dụng. Các vấn đề về package (thiết kế nhiệt, nối dây_bonding, ..), hoặc phát triển các chương trình test thậm chí là làm thế nào người kỹ sư hàn các IC dán dùng để kiểm tra IC mà không dùng máy hàn chuyên nghiệp (vì không cần quá đẹp như khi làm sản phẩm cho khách hàng) cũng là những vấn đề rât thực tế mà người kỹ sư sẽ gặp phải.

Cám ơn những ý kiến đóng góp và mong tiếp tục nhận được sự quan tâm theo dõi từ bạn.

Thân mến.

[hithere123]

Thiết kế Layout vi mạch tương tự

Trong thiết kế vi mạch nói chung thì bước thiết kế layout thông thường nằm ở giai đoạn cuối (back-end phase) của chu trình thiết kế. Khi hoàn thành bản thiết kế layout, đồng nghĩa với việc chip đã sẵn sàng để làm mask (bước này trong công nghệ gọi là Photo Lithography). Có thể hiểu đơn giản mask là những tấm kính chứa các mẫu (mô hình) để làm ra các linh kiện và các đường nối. Chính vì vậy mà đôi khi thiết kế layout cũng được gọi là thiết kế mask.

Cũng giống như phần thiết kế mạch điện, thiết kế layout cũng có thể là thiết kế full-custom hoặc thiết kế semi-custom. Và thiết kế layout cho vi mạch tương tự đa số là thiết kế full-custom, tức là người thiết kế phải tiến hành thực hiện tất cả các bước một cách thủ công. Không như trong thiết kế layout vi mạch số, người thiết kế chỉ cần cung cấp “các đầu vào thích hợp” còn việc thực hiện sẽ được các công cụ thiết kế tự tiến hành. Chính vì thế mà thiết kế vi mạch số có thể tiến hành với hàng triệu cổng. Và đôi khi người thiết kế tương tự cảm thấy tủi thân vì không được dùng các công cụ xịn như thiết kế số.

Công việc mà người thiết kế cần làm trước khi bắt đầu tiến hành thiết kế layout mạch điện cụ thể, đó là nghiên cứu công nghệ dùng để chế tạo chip

- Lựa chọn công nghệ nào phụ thuộc vào loại chip mà chúng ta định thiết kế, ví dụ thiết kế IC nguồn thì cần công nghệ có linh kiện chịu được điện áp cao và dòng lớn nên công nghệ transistor lưỡng cực hay được ưu tiên sử dụng. Tuy nhiên hiện nay công nghệ BiCMOS được dùng phổ biến bới kích thước các linh kiện nhỏ hơn mà vẫn đảm bảo các yêu cầu về dòng và áp lớn.

- Đối với người thiết kế layout thì những thông tin về diện tích là rất quan trọng, người thiết kế có bao nhiêu khoảng trống để vẫy vùng là có thể tìm thấy và ước lượng ở bước nghiên cứu công nghệ này.

- Các thông tin không kém phần quan trọng khác có thể kể đên là tên các lớp định nghĩa trong công nghệ tương ứng như thế nào với tên mà phần mềm (ví dụ Cadence) quy định cũng như mã các Mask. Ở đây hình vẽ các mặt cắt ngang của các linh kiện là rất cần thiết để hiều vai trò và tác dụng của các lớp cũng như các phần tử ký sinh.

Chuẩn bị sơ đồ nối dây từ pad tới chân IC (bonding diagram)

Có thể coi đây là bước đầu tiên trong thiết kế layout (cả full-custom và semi-custom). Bộ phận marketing và application sẽ quyết định lựa chọn loại package nào sẽ được dùng sau khi gặp gỡ khách hàng, một số thông tin kỹ thuật sau khi gặp khách hàng sẽ là:

- Cần bao nhiêu chân để có thể thực hiện tất cả các chức năng khách hàng yêu cầu
- Công suất tiêu tán yêu cầu trên package là bao nhiêu? (thiết kế nhiệt cho package)

Tóm lại, sau khi tương tác với bộ phận marketing và application chúng ta đã có thể ước lượng về kích thước chip, số lượng chân, số lượng pad (số lượng pad thật sự thường lớn hơn số lương pin vì có thể có yêu cầu thêm test pad từ bộ phận test, …)

Công việc của người thiết kế layout là từ sơ đồ lead frame nhận được từ bộ phận sản xuất sẽ đưa ra sơ đồ bonding.

Một tài liệu rất cần thiết đến từ bộ phận assembly là các quy định thiết kế assembly, bao gồm các kích thước giới hạn của bond pad, chiều dài giới hạn dây nối (bond wire), đường kính giới hạn dây nối, góc giới hạn nối dây, vật liệu dây nối, …

Đến đây thì trong sơ đồ nối dây đã có đầy đủ thông tin để xác định:
- vị trí các pad (dựa vào cấu hình chân của IC)
- kích thước pad (dựa vào thông số dòng điện pad đó cần tải đến từ bộ phận test)
- loại pad (vào/ra) và cấu trúc ESD thích hợp.

Sau khi cố định vị trí pad, sơ đồ nối dây này sẽ được kiểm tra và cần có sự đồng ý của tất cả các bộ phận liên quan. Việc này là rất quan trọng không chỉ với thiết kế layout mà còn đối với nhiều bộ phận khác đặc biệt là test và assembly vì từ đây bộ phận test có thể bắt đầu công việc của mình như thiết kế probe card, tính toán các yêu cầu số lượng needles, dòng cung cấp, … cúng như tiến hành làm các kế hoạch sản xuất đối với bộ phận assembly.

Phân bố vị trí các khối chức năng trên chip (floorplan)

Mạch điện cuối cùng của một chíp thông thường bao gồm rất nhiêu khối chức năng nhỏ, những khối nhỏ này sẽ được nối với nhau để thực hiện chức năng cuối cùng của chip. Một khi vị trí các pad và ESD đã được cố dịnh trong sơ đồ bonding thì tiến hành thiết kế floorplan là bước thiết kế quan trọng tiếp theo. Ở bước này, vị trí các khôi chức năng nhỏ sẽ được định vị, nó giúp cho việc “đi dây” ở các bước phía sau sẽ đơn giản và tốt hơn. Các đường phân bố nguồn và đất cũng được hoàn thành ở bước này.

Để bắt đầu thiết kế floorplan nhất thiết người thiết kế phải cần biết về “hình học” của chip (chip topology). Tức là các vị trí cạnh, góc và trung tậm của chip sẽ chịu những điều kiện stress khác nhau. Thông thường, áp lực lên các cạnh và góc của chip sẽ lớn hơn ở vị trí trung tâm của chip. Do vậy các khối chức năng “nhạy cảm” nhất của chíp như khối điện áp tham chiếu và khối dao động sẽ được bố trí ở vị trí trung tâm của chip. Dưới đây là một số lưu ý khi thiết kế floorplan:

[1] Đặt các khối nhạy cảm ở vị trí trung tâm và xa nguồn phát nhiệt nhất có thể (đặc biết lưu ý ảnh hưởng nhiệt với khối dao động). Cũng có nghía là khối phát ra nguồn nhiệt sẽ được đặt ở vị trí góc và cạnh.

[2] Ở vị trí góc sẽ chịu nhiều stress hơn là so với các cạnh, do vậy không nên đặt các phần tử “active” ở vị trí góc. Thường ở các vị trí góc này chỉ nên đặt dây kim loại và các khối đóng vai trò đệm mà thôi. Sau đó, nên đặt khối có diện tích lớn nhất ở vị trí góc và lấy góc này làm chuẩn để bắt đầu tính cho trục X và trục Y.

[3] Với thiết kế full-custom, thuật ngữ giới hạn pad (pad-limited) không hay gặp nhưng với thiết kế ASIC thì thuật ngữ này hay được dùng. Giới hạn pad có nghía là các pad sẽ xác định kích thước trục X và trục Y của chip và do đó cố định kích thước chip ngay từ đầu. Tiếp đó, sẽ đặt các khối có kết nối tới pad gần bond pad. Nếu không thể đặt gần bond pad được, thì phải cố gắng làm ngắn nhất khoảng cách từ pad tới các khối, hay nói cách khác yêu cầu kết nối từ pad tới khối chức năng là ngắn nhất có thể.

[4] Các bond pad nhất thiết phải được nối với ESD trước tiên và phải được kết nối bằng đường kim loại dày và rộng nhất, do đó tín hiệu tới các khối chức sẽ phải đi qua ESD đầu tiên.

[5] Đối với các khối có dòng lớn, thì nhiệt của khối này sẽ sinh ra dòng substrate và để dòng này không ảnh hưởng tới các khối bên cạnh thì các khối này nên được đặt ở cạnh của chip và sau đó đặt các vòng substrate dày bao quanh cả khối đó.

Trên đây là một số hiểu biết mang tính tổng quan ban đầu về công việc thiết kế layout, hy vọng sẽ nhận được các ý kiến đóng góp bổ xung từ các bạn.

Thân mến.

[tarzanaly]

cho em hỏi chút về bài viết trên nhớ.

1. Thiết kế layout cho vi mạch tương tự, vậy thế vi mạch tương tự là gì? Sao lại "Không như trong thiết kế vi mạch số"?
2. Chuẩn bị sơ đồ nối dây từ pad tới chân IC.
Em thì biết có 2 loại package là Wire Bonding như anh discuss ở trên và Flip Chip nữa. 2 loại khác nhau và có những ưu nhược điểm riêng. Nói chung là Flip Chip tiết kiệm diện tích hơn, đắt tiền hơn, kém phổ biến hơn Wirebond.
3. Vẫn trong phần đấy, "khách hàng" ở đây là ai? Nếu chỉ nói về layout design thì khách hàng là bộ phận thiết kế RTL coder? Nếu nói vậy thì thiết kế có bao nhiêu chân là do khách hàng quyết định chứ.
4. Số lượng pad nhiều hơn số lượng pin, vậy pad là gì? pin là gì? Nếu coi pin là "chân" của chip thì tức là có những chân nối với hơn một pad. Cái này có an toàn hơn không khi cho vào trong internal connection của RTL.
5. Về floorplan
em nghĩ là khi anh dùng "stress" hay "áp lực" về sản xuất rồi lại chuyển qua khối chức năng nhạy cảm nhất về chức năng thì nó cứ lẫn lộn, khó hiểu.
Áp lực lên góc cạnh em cũng không hiểu, áp lực về độ dễ dàng "đi dây" (route) hay là khi sản xuất? mà khi sản xuất có phải là từng chip đâu mà là hàng trăm chip cùng trên một wafer. Góc cạnh của chip đâu có ảnh hưởng gì.

Cám ơn anh về bài viết nhé, kỳ thực thì em thấy có lẽ nên chia ra thành nhiều thread thảo luận thì tiện hơn nhưng cũng có thể anh thấy forum chưa đủ người, chưa đủ active

[hithere123]

Chào em,

Anh có thể trả lời một số ý trong các thắc mắc của em như sau:

1. Thiết kế layout cho vi mạch tương tự, vậy thế vi mạch tương tự là gì? Sao lại "Không như trong thiết kế vi mạch số"?

Để hiểu vi mạch tương tự là gì, em có thể hình dung một các tổng quát, đó là các mạch điện xử lý tín hiệu tương tự. Trong bài viết số #31về Mixed-signal design (cũng luồng thảo luận này) anh có đề cập qua một chút về vấn đề này, em có thể tham khảo lại.

Còn tại sao không như trong thiết kế vi mạch số thì anh thấy cách thức làm việc với vi mạch số có những cái khác với vi mạch tương tự. Ví dụ với vi mạch số, người kỹ sư quan tâm nhiều hơn ở khía cạnh làm sao có thể đạt được timing tốt (không bị hold hay setup violation, hay các vấn đề như fanout, …), và chủ yếu là can thiệp tới các lớp metal, contact, chứ ít khi phải thay đổi W/L của một MOSFET, thiết kế các lớp shield cho các đường tín hiệu nhảy cảm, hay chỉnh từng chút giá trị điện trở, … như trong thiết kế layout vi mạch tương tự.

2. Chuẩn bị sơ đồ nối dây từ pad tới chân IC.
Em thì biết có 2 loại package là Wire Bonding như anh discuss ở trên và Flip Chip nữa. 2 loại khác nhau và có những ưu nhược điểm riêng. Nói chung là Flip Chip tiết kiệm diện tích hơn, đắt tiền hơn, kém phổ biến hơn Wirebond.

Flip chip thì đúng như em nói, nó liên quan tới kỹ thuật đóng gói và tất nhiên trong phần layout cũng cần phải có những bước xử lý thích hợp cho loại package “đặc biệt” này. Rất mong em có thể viết một bài về Flip-Chip để chia sẻ cùng mọi người.

3. Vẫn trong phần đấy, "khách hàng" ở đây là ai? Nếu chỉ nói về layout design thì khách hàng là bộ phận thiết kế RTL coder? Nếu nói vậy thì thiết kế có bao nhiêu chân là do khách hàng quyết định chứ.

Trong quy trình thiết kế IC của từng công ty thì thông thường đầu vào của layout là thiết kế, nên nói theo ngôn ngữ ISO thì một trong những khách hàng của layout là bộ phận thiết kế (bộ phận thiết kế đặt hàng làm layout). Còn ý anh nói khách hàng ở trên là sau khi đi gặp khách hàng (người mua IC của minh), thì chúng ta sẽ biết được khách hàng cần thiết kế một IC có những chức năng gì, sau đó chúng ta có thể quyết định là IC của chúng ta cần bao nhiêu chân để đáp ứng yêu cầu của khách hàng, nếu khách hàng đồng ý với giải pháp của chúng ta thì chúng ta bắt đầu đưa ra project để làm. Tức là sau khi gặp khách hàng về chúng ta có thể ước lượng được số lượng chân, kích thước chíp, … cái này thì do chúng ta quyết định. Chúng ta chỉ cần đưa cho khách hàng con IC “màu đen” có đúng số chân và thực hiện đúng chức năng như đã thỏa thuận là được, còn thực tế con IC (miếng silicon) như thế nào thì là do chúng ta.
Tuy nhiên, ở một khía cạnh nào đó, đúng là có thể nói số lượng chân là do khách hàng quyết định.

4. Số lượng pad nhiều hơn số lượng pin, vậy pad là gì? pin là gì? Nếu coi pin là "chân" của chip thì tức là có những chân nối với hơn một pad. Cái này có an toàn hơn không khi cho vào trong internal connection của RTL.

Pad có thể hiểu là một mảng metal lớp trên cùng dùng để giao tiếp giữa silicon và thế giới bên ngoài. Còn Pin là các chân trên vỏ của IC. Ý anh nói pad có thể nhiểu hơn pin là vì có nhưng pad chỉ phục vụ cho việc probe tín hiệu bên trong IC phục vụ cho việc debug lỗi, hoặc do bộ phận test yêu cầu. Cũng có những pin cần nối với hai hoặc ba pad nếu chân đó có yêu cầu đặc biệt về dòng tải và điều này là rất hay xảy ra. Một pad không đủ khả năng tải dòng lớn có thể do giới hạn bản thân pad hoặc do giới hạn của dây bonding vì vậy mà không thể dùng internal connection bên trong chíp được. (Tầm quan trọng của việc đọc tài liệu các đặc tính điện của công nghệ)

Trong thiết kế vi mạch tương tự, khái niệm RTL là khá xa lạ vì người kỹ sư không dùng ngôn ngữ “bậc cao” VHDL hoặc Verilog để biểu diễn mạch điện nguyên lý.

Đối với thiết kế số thì thông thường sẽ có một thư viện I/O để làm việc với các PAD trên top-level. Còn nếu thiết kế ở mức module/IP thì anh nghĩ nó chỉ là vấn đề khai báo module đó có bao nhiêu chân I/O để kết nối với module khác ở lớp cao hơn hoặc để nối với các module I/O mà anh đã đề cập ở trên.

5. Về floorplan
em nghĩ là khi anh dùng "stress" hay "áp lực" về sản xuất rồi lại chuyển qua khối chức năng nhạy cảm nhất về chức năng thì nó cứ lẫn lộn, khó hiểu.
Áp lực lên góc cạnh em cũng không hiểu, áp lực về độ dễ dàng "đi dây" (route) hay là khi sản xuất? mà khi sản xuất có phải là từng chip đâu mà là hàng trăm chip cùng trên một wafer. Góc cạnh của chip đâu có ảnh hưởng gì.

Anh không nói gì liên quan tới áp lực về độ dễ dàng “đi dây”, hay fabrication nên cũng không thật hiểu ý thắc mắc cuối cùng của em. Hy vọng là em có thể nói rõ hơn.

Về “đi dây” anh nói là khi tiến hành phân bố/định vị các khối trên bản thiết kế layout, nếu việc này làm tốt thì trong đầu người kỹ sư đã có thể hình dung ra khối nào nối với khối nào như thế nào trên bản layout cuối cùng (tức là sẽ đơn giản hơn khi ghép top sau khi hoàn thành các module chức năng riêng rẽ).

Còn khái niệm stress là anh nói về stress vật lý trên từng die của IC, tức là cắt wafer ra thành từng die riêng biệt và đóng gói (bắn dây kim loại vào pad, đổ nhựa, …) thì cấu trúc tinh thể silicon ở các góc IC dễ bị tổn thương nhất, chính vì vậy tránh đặt những module nhạy cảm như mạch band-gap hay mạch dao động ở các vị trí góc của IC.

Anh không nghĩ là có sự khó hiểu khi nói về stress và các khối chức năng nhạy cảm vì khi xem xét IC là một sản phẩm cuối cùng thì vấn đề layout (bố trí các linh kiện trên cùng một miếng silicon) có ảnh hưởng rất lớn tới phẩm chất của IC. Nếu layout không tốt thì sản phẩm IC ra sẽ rất khác với những gì mà người kỹ sư mong muốn vì toàn bộ quá trình fabrication, bonding, package tác động trực tiếp lên IC và layout tốt tức là đã làm giảm tối đa tác động tiêu cực từ những quá trình này lên phẩm chất IC (quyết định bởi các mạch điện chức năng thành phần, trong đó có những mạch nhạy cảm cần được bảo vệ tối đa).

Anh nghĩ sẽ cần một bài viết dài hơn mới có thể đề cập cặn kẽ những thắc mắc trên, nhưng cũng hy vọng đã phần nào đó giải đáp những thắc mắc của em. Mong được tiếp tục thảo luận với em trong những bài viết tới.

Thân mến.

[tarzanaly]

Cám ơn anh nhiều. Em không học ở nhà nên không biết khái niệm tín hiệu tương tự (analog), lại cứ nghĩ đâu đâu lười kô chịu search; chỉ là em đọc phần sau thấy nói về floorplan thì lại nghĩ toàn digital cả. Giờ dễ hiểu hơn nhiều rồi, dù là chưa hình dung được tốt lắm.

Em mới vào forum, đọc đến cả 100 bài post dài mà nhiều cái mới như trên thì ngại lắm nên có thể mọi người trao đổi rồi mà không biết. Để rỗi rãi đọc dần rồi có gì hay em sẽ post đóng góp mọi người sau vậy.

[lntran]

Hi các bác,

Chuyên ngành của mình là Digital ASIC design nhưng mình đi làm với bọn Analog IC designer cũng nhiều nên cũng biết một chút. Ngày trước mình làm cho bọn Qimonda ở Munich, bây giờ làm cho bọn Broadcom ở Irvine. Mình có một số góp ý với các bác thế này.

Các bác chẳng việc gì phải sáng tạo lại cái bánh xe cả. Các mạch analog như Mixer, PLL, DLL, ADC, DAC, LDO, LNA, đã được người ta thiết kế tốt rồi. Các bác cứ đem nguyên xi cái thiết kế đó về mà dùng. Các bác chỉ cần hiệu chỉnh lại các thông số của transistor cho phù hợp với yêu cầu, rồi layout là xong.

Các công nghệ mới hiện nay có process variation rất lớn nên mọi người luôn yêu cầu có mạch calibration. Do vậy yêu cầu thiết kế chính xác từ đầu cũng không cần thiết nhưng phải thiết kế mạch calibration cho tốt.

Sorry mọi người nhưng mình nghĩ ở đây nhiều bác ở đây chưa đủ khả năng làm analog IC design. Theo mình những bác có kiến thức chưa vững nên nghiên cứu kỹ các thiết kế chuẩn, hiểu được các chỉ tiêu, cách hiệu chỉnh rồi bắt chước.

[hithere123]

@ lntran: cảm ơn bác đã đóng góp ý kiến, tuy nhiên tớ không đồng ý với bác ở một số điểm và rât mong bác góp ý thêm:

Các bác chẳng việc gì phải sáng tạo lại cái bánh xe cả. Các mạch analog như Mixer, PLL, DLL, ADC, DAC, LDO, LNA, đã được người ta thiết kế tốt rồi. Các bác cứ đem nguyên xi cái thiết kế đó về mà dùng. Các bác chỉ cần hiệu chỉnh lại các thông số của transistor cho phù hợp với yêu cầu, rồi layout là xong.

Cái ý này của bác làm tớ nhớ đến thời hoàng kim của reverse-engineer ở Trung Quốc (mà cũng chỉ mới cách đây hơn 10 năm thôi). Một công ty chỉ khoảng vài kỹ sư, mua một con IC đang “hot” về, “chụp cắt lớp”, in ra tờ giấy khổ to đùng treo trên tường, rồi mấy bác reverse-engineer ngồi nhìn mà vẽ ra được mạch của con IC mới tài, layout lại thế là có con IC mới, chức năng y hệt mà giá rẻ vô cùng. Đến tận bây giờ tớ vẫn chưa hết “choáng” về khả năng của kỹ sư Trung Quốc. Nhưng tớ đoán, bác định nói tới mua IP, vì tớ không nghĩ là có thể kiếm được các thiết kế tốt đó free (làm sao đảm bảo silicon đã chạy). Nếu đưa tớ một mạch nào đó không phải bọn tớ design, và chưa chứng minh được silicon đã chạy, thì tớ bắt mô phỏng, rồi review lại chán, truy cho đến cùng là tự thiết kế hay đi lấy ở đâu về, sau đó bọn tớ thấy ổn thì mới cho đem đi layout.
Thêm nữa, tớ nghí rằng nếu không có kiến thức phân tích thiết kế mạch điện cơ bản thì làm sao biết cách hiệu chỉnh lại các thông số của transistor cho đúng với spec mình mong muốn. Đấy là tớ chưa nói tới cũng cái mạch đấy họ layout thì chạy ngon lành còn mang về minh layout lại, chưa chắc ra IC đã chạy đúng như họ. Nên không thể nói là sáng tạo lại cái bánh xe được. Ví dụ, LDO thì chỉ có mỗi vài cấu trúc đó thôi, tính năng thì cũng na ná nhau, nhưng tại sao Maxim thiết kế ra một con, Linear cũng thiết kế ra một con khác, TI cũng có nữa, …

Các công nghệ mới hiện nay có process variation rất lớn nên mọi người luôn yêu cầu có mạch calibration. Do vậy yêu cầu thiết kế chính xác từ đầu cũng không cần thiết nhưng phải thiết kế mạch calibration cho tốt.

Về cái này thì tớ đồng ý, rất nhiều đồng nghiệp của tớ cũng đang làm cái này. Calibration và auto-calibration, tớ dịch là tự hiệu chỉnh không biết có đúng ý bác không? Nếu đúng thì thiết kế cái này không hề đơn giản đâu nhé. Ví dụ như cái mạch band-gap mà tớ nói tới ở bài viết đầu tiên, nếu nghĩ ra được cấu trúc auto-calibration cho nó thì là phát minh đấy nhé (hiện nay theo tới biết thì chưa có). Theo tớ hiểu, process variation là tuân theo hàm ngẫu nhiên nên nghĩ được cách để trị nó là rất khó, trước nay vẫn làm là có nhiều bit-trim trong thiết kế. Nếu ý calibration của bác là khác thì rất mong bác góp ý để mọi người có cơ hội học hỏi thêm.

Sorry mọi người nhưng mình nghĩ ở đây nhiều bác ở đây chưa đủ khả năng làm analog IC design. Theo mình những bác có kiến thức chưa vững nên nghiên cứu kỹ các thiết kế chuẩn, hiểu được các chỉ tiêu, cách hiệu chỉnh rồi bắt chước.

Tớ nghĩ tiêu chuẩn đủ khả năng của bác khá cao. Theo tớ, có kiến thức cơ bản về mạch điện tử (giống với cái ý ở câu thứ hai của bác) là làm được. Hồi trước mấy bạn sinh viên điện tử mới ra trường, bọn tớ bày cho đọc quyển sách “Analysis and Design of Analog Integrated Circuits “ sau đó cho mô phỏng rồi thay đổi lại các thông số của transistor của mạch op-amp, rồi bọn tớ dùng mạch đấy đem đi layout, chế tạo, IC ra chạy ngon lành, mà cũng bán được số lượng kha khá nữa đấy. Như vậy là họ làm được analog IC design rồi còn gì. Và bấy lâu nay tớ vẫn làm thế, chẳng nghĩ ra được cái mạch nào mới 100% cả, toàn là re-use mấy cái mạch của đồng nghiệp rồi improve thêm, thấy không được thì thay cấu trúc cho đạt với spec mong muốn và tớ thấy đồng nghiệp tớ cũng làm thế và bọn tớ đều được gọi là analog IC design engineer. Quả thực tớ cũng rất muốn biết tiêu chuẩn đủ khả năng của bác để làm analog IC design là như thế nào?

Rất mong.

[lntran]

Hi bác Hithere123,

Các bác có thể bắt chước các thiết kế từ rất nhiều nguồn khác nhau. Theo mình biết thì trong IEEE các journal và conference của bọn solid state viết rất nhiều về các mạch mới đặc biệt là mix signal (bọn công ty bắt chước ở đây rất nhiều). Còn mình ở trong công ty thì cứ hay copy mấy cái thiết kế của bọn đồng nghiệp rồi sửa lại là xong. Bắt chước theo kiểu bọn tầu thì mình chưa từng thấy bao giờ.

Theo mình nghĩ thiết kế analog dễ hơn digital ở điểm là các mạch analog thường đơn giản và đã được chuẩn hóa. Đối với digital thì functional verification là quan trọng nhất. Nhưng để các thông số được tinh chỉnh tối ưu thì cần rất nhiều kinh nghiệm. Hiện nay các công ty đã đẩy các thiết kế analog and mix signal lên mức rất tối ưu. Vì vậy nếu các bác thiết kế không tốt thì mạch sản xuất ra sẽ rất khó cạnh tranh, lãng phí fabrication cost. Mình có cảm giác nhiều bác ở đây vẫn thiên về tính toán mạch (theo kiểu ở đại học). Người làm thiết kế thường sử dụng các thiết kế chuẩn có sẵn rồi tinh chỉnh lại. Họ thuộc làu các thiết kế chuẩn này, cách phân tích hiệu chỉnh khi cần thiết. Mình có cảm giác nhiều bác ở đây chưa thông thuộc các thiết kế chuẩn. Họ hiệu chỉnh cũng không phải bằng cách tính toán trên giấy mà chỉ chạy simulation thôi.

Ở chỗ Broadcom bọn mình bọn nó làm Analog IC cũng kinh lắm. Bọn mình đang làm con BCM2091 là transceiver cho cell phone 4 band 2G, 5 band 3G. Noise Figure chỉ khoảng 2.5 (rất tốt). Bác nào có thắc mặc gì về transceiver mình sẽ giúp. Vừa rối bọn Broadcom làm con switching 64 channel, mỗi channel là một SERDES 10Gbps. Nó làm SERDES chạy tốc độ hơn 10Gbps mà nhỏ như vậy thì đúng là kinh thật. Mình có một đoạn video giới thiệu về cách thiết kế con này bác nào thích mình sẽ gửi cho nhưng hơi bị lớn đó.

Cheers

[hithere123]

Chào bác lntran,

Tự nhận mình kinh nghiệm còn thua kém, nên em xin phép được gọi bác xưng em.

Bây giờ thì em hiểu ý bắt chước mà bác đề cập ở trên, đúng là tài liệu IEEE có giá trị tham khảo rất tốt, tuy nhiên theo em để áp dụng được các mạch đó vào công việc cụ thể thì cũng cần khá nhiều công sức. Trước tiên là phải hiểu được cái thiết kế trong các tài liệu đó đúng không bác. Mà cái này thì background của người đọc ít nhất là phải biết mạch điện tử căn bản dùng trong thiết kế vi mạch. Tiếp đến là cũng cần mô phỏng (simulation) xem phẩm chất của mạch đó thế nào, vì thường thì công nghệ trong tài liệu và công nghệ mình dùng là khác nhau. (không biết bên bác thế nào chứ em toàn đụng vấn đề này.)

Từ kết quả mô phỏng đến việc hiệu chỉnh giá trị kích thước của transistor như thế nào cũng cần kiến thức và kinh nghiệm thiết kế nữa phải không bác. Các bác có kinh nghiệm rồi, thì nhìn cái là biết cần phải chỉnh cái gì. Theo em, họ không tính toán trên giấy là do họ đã tính toán trong đầu rồi bác ạ. Ví dụ nhìn mô phỏng thấy gain hơi cao, cần giảm gain một tí thì họ biết là giảm W hoặc L, hay tăng W hoặc L lên một tí rồi mô phỏng lại để kiểm tra là tăng giảm như thế đã được chưa. Nhưng cái background cho quyết định tăng hay giảm đấy là dựa vào công thức phải không ạ, mà công thức đấy thì đã được dạy trong trường đại học của họ rồi. Quan điểm của em về mô phỏng mạch analog là: nó chỉ là công cụ để kiểm tra xem quyết định thiết kế của mình có đúng không, tức là trước khi chạy mô phỏng thì người thiết kế phải đoán trước được xu hướng của sự thay đổi đó như thế nào rồi, và kết quả mô phỏng sẽ cho người thiết kế biết các thông số thay đổi cụ thể sau khi mô phỏng. Em rất dị ứng với việc chạy mô phỏng mà chưa hiểu tí gì về mạch.

Em không biết bác có học đại học ở Việt Nam không, thời của em thì chưa có dạy về thiết kế vi mạch, môn này mới được dạy gần đây thôi, nhưng em thấy cũng chưa thật sự chuẩn lắm. Đấy chính là lý do em mở cái topic này, để giới thiệu các mạch cơ bản và các tính toán mang tính định tính cơ bản.(theo kinh nghiệm thực tế của em thôi.) Và trong các bài viết em cũng không đi sâu về tính toán phức tạp theo kiểu bác học, chính xác cao.

Hơn nữa, em thấy tài liệu IEEE dùng được thì cũng phải mua hoặc đóng phí tham gia thành viên hàng năm, các công ty em biết thì có account cho các bác có nhiều kinh nghiệm quản lý chứ không cung cấp cho tất cả các kỹ sư, em nghĩ điều này cũng là đúng thôi. Nên em cũng đưa lên diễn đàn một số tài liệu theo em là hữu ích. Nếu được, thì cũng mong bác có thể góp một ít tài liệu về lĩnh vực bác đang làm cho mọi người tham khảo.

Bác nói về analog dễ hơn digital thì em không đồng ý cho lắm, vì em thấy mạch analog toàn phải làm đi làm lại khi thay đổi công nghệ, hoặc spec thay đổi. Nếu chỉ dùng một công nghệ thôi thì các công ty thường có database chuẩn cho khá nhiều mạch, nhưng cái này cũng là kết quả của quá trình nghiên cứu phát triển của khá nhiều người trong một thời gian cũng lâu lâu. Còn anh digital thì có thể dùng lại RTL được, nhưng vì mức độ tích hợp cực khủng của mạch digital so với analog nên rất mệt. Làm verification plan cho một mixed-signal IC tốn cực kỳ nhiều công sức.

Em trước nay toàn làm 1.2um, 0.6um, 0.35um và kỹ thuật toàn là mạch của những năm 80 thế kỷ trước, mới gần đây được làm 0.13um, 90nm và cái đang làm là MCU 32-bit dùng 65nm mà clock chạy cao nhất cũng chỉ là 300MHz. Nên em ngưỡng mộ các bác làm cho ứng dụng comm lắm lắm và mong muốn được tham gia một lần cho biết. Nếu không gặp phải vấn đề bí mật công ty thì bác giới thiệu một chút về các ứng dụng comm. được không ạ. Em cảm ơn bác nhiều lắm. Mà em nghe nói là Broadcom có benefit cho nhân viến tốt lắm nên khi nghe bác nói về Broadcom làm em có đôi chút ghen tị, hì.

Rất mong nhận được các ý kiến trao đổi thêm từ bác.

Thân mến.

[lntran]

Hi bác Hithere123,

Ngày xưa mình cũng học ở BKHN, và có được dạy gì về IC design đâu. Lâu rồi mình cũng không biết khoa điện tử trường BK bây giờ thế nào nữa. Nghe bác nói ở VN không có IEEE account thấy chán thật. Mọi người không thể đọc IEEE thì mất hẳn một nguồn thông tin rất tốt làm study với research khó lắm. Mình nhân tiện donate các bác một account thông qua thư viện trường đại học công nghệ Munich. Cái này không phải của mình, ngày xưa học xong rồi nên nhờ người quen kiếm hộ. Bây giờ mình có cái xịn hơn nên không dùng nữa:
- Bác vào đây: https://eaccess.ub.tum.de:2443/login
-Nhập myTUM-Kennung là "tiendat.info@mytum.de", Passwort: "633992"
-Bác chọn: Datenbanken: DBIS -> Elektrotechnik, Mess- und Regelungstechnik->IEEE Xplore / Electronic Library Online (IEL)->http://ieeexplore.ieee.org.eaccess.ub.tum.de

Mình cũng có account của bọn Cadence, Synopsys, Mentor graphics nên muốn vào download cái gì của bọn này cũng được hết. Sử dụng thêm mấy cái ***** license nữa là có thể dùng được liền. Mấy account này liên quan đến bọn broadcom nên mình không cho các bác được nhưng nếu các bác cần cái gì thì mình download về. Bác mà có cái fileserver nào xịn thì đỡ chứ dùng rapidshare thì oải lắm. Nếu lớn quá thì khi nào về VN mình xách ổ cứng về cũng được. Có thể đầu tháng mười mình về chơi, cả Sài Gòn lẫn Hà Nội (vợ mình người Tiền Giang, mình người Hà Nội nên phải đi một vòng từ bắc vào nam).

Lần trước mình không có ý nói làm Analog dễ hơn digital đâu. Nói vậy bọn colleague đánh mình chết. Mình chỉ làm digital là chính thôi, analog toàn đi học lỏm của bọn nó mà. Bảo mình làm PLL, hay LNA chắc cũng làm được, nhưng noise figure, phase noise chắc cao hơn bọn nó mấy lần. Ý của mình là mỗi thứ có mặt khó và dễ khác nhau. Làm Analog design các thiết kế thường đã được chuẩn hóa. Các bác cứ bê nguyên nó ra, modify lại là OK. Functional verification chẳng phải lo vì mạch đơn giản, hơn nữa mình đem nguyên thiết kế có sẵn ra thì sai sao được. Nhưng để chỉnh cho mạch analog chạy tối ưu thì cần kinh nghiệm nhiều lắm.

Làm digital quan trọng nhất vẫn là functionality nếu bác làm semicustom design. Nhưng nếu bác làm full custom design thì lại cần phải có kiến thức về analog thì mạch mới ổn định, và chạy nhanh được. Lúc trước mình ở Qimonda bọn này dùng full custom design nhiều lằm vì chip memory thường chỉ có 4 lớp metal (để hạ chi phí sản xuất), trong đó Metal last dùng cho power rồi, metal 0 làm từ tungsten chỉ nối được khoảng cách gần, còn lại có M1, và M2. Hai lớp metal mà synthesize thì khó lắm, diện tích lớn, tốc độ chậm. Mình ở đó cũng học được mấy chiêu. Sau này mình có design mấy mạch cho một ông Prof ở UC Irvine, nhưng có một mạch dùng dynamic logic bị lỗi. Mạch này mình không dùng pull-up transistor nên bị cross-talk làm cho chết sạch. Dù sao cũng là một kinh nghiệm thiết kế digital vẫn phải giỏi về analog.

Bác hiện giờ đang ở VN hay đâu vậy bác làm việc ở đâu thế.

Cheers.

[hithere123]

Chào bác lntran,

Như vậy là em và bác học cùng trường rồi, tuy em không phải người Hà Nội gốc nhưng cũng sống ở đấy từ bé, nên cũng nhiễm cái yêu cái ghét của những gì thuộc về Hà Nội khi phải xa nơi đó bác ạ. Nếu bác không phiền thì có thể biên cho em cái thư được không, trao đổi vấn đề cá nhân trên diễn đàn em e là không tiện lắm. (địa chỉ hòm mail của em là hithere.nguyen@gmail.com).

Về tình hình chung khoa điện tử viễn thông thì em không nắm rõ nhưng về môn VLSI design thì cũng có chút thông tin. Hiện nay, môn này được đưa vào làm môn học phân ngành hẹp học kỳ cuối rồi bác ạ, cũng vừa có phòng thí nghiệm nữa. Lĩnh vực này vẫn còn mới nên rất cần những ý kiến đóng góp của những người có nhiều kinh nghiệm như bác. Không biết đề xuất về chia sẻ tài liệu của bác, ban quản trị của diễn đàn có thể giúp được không.

Em hoàn toàn đồng ý với bác là làm digital thì cũng cần giỏi về analog. Em rất thích làm với mấy bác chuyên viết code mà cũng rất giỏi dùng oscilloscope để probe tín hiệu từ silicon khi debug IC. Học hỏi được nhiều lắm bác ạ. Em thì ngược với bác, bắt đầu là làm analog nhưng bây giờ lại chuyển qua tìm hiểu về digital cùng vì cái sự tích hợp cả một uC vào trong một con IC có chức năng tương tự nên cũng biết chút chút cái hay cái dở của mỗi bên và có thể do xuất phát điểm khác nhau như vậy mà em và bác có cái nhìn lệch pha nhau chút (jitter tí chút ấy mà).

Em dự cái issue bác đề cập ở trên liên quan tới cross-talk là gây ra bởi floating point do không dùng pull-up transistor, phỏng ạ. Em cũng có một cái kinh nghiệm nhớ đời là không review layout kỹ (làm manual layout) nên bị một phát mosfet ký sinh do đường metal to đùng đi ngang qua hai well gần nhau nên khi bật nguồn lên, ở một vài điều kiện thích hợp (tín hiệu đường metal đó bằng 0/1) làm turn-on/off con mosfet ký sinh, gây ra dòng leakage khá lớn. Tuy có thể fix bằng metal change nhưng tốn khá nhiều công để debug. Thường thì những lỗi dạng này tool có khả năng detect được nhưng đôi khi do lỗi chủ quan của con người, nó vẫn xảy ra.

Rất mong bác tham gia đóng góp thêm những kinh nghiệm thực tế quý báu cho diễn đàn.

Rất mong.

[LQH333]

IC Analog!!!!!!!!!!

Xin chào các Bác, Chào hithere123, Intran.

Mong hai bác tích cực đóng góp thêm nhiều bài viết bổ ích nữa, hai bác có lẽ là niềm tự hào cho Bán dẫn VN trong tương lai.hi. Hithere123 đã có nhiều bài viết hay quá, giù E hôm nay mới vô đây chưa có thời gian lĩnh hội hết àh.
E cũng hiện đang làm về IC Analog đo hithere123, hihi. Nhưng trình còn gà. Trước đây E có làm, nói là LÀM nhưng chỉ là hỗ trợ thiết kế, các khâu test, người Nhật gọi là đánh giá...về Regulators, nhưng nay lại chuyển sang bộ phận thiết kế LNA, cũng chỉ là phụ thôi các bác, nói chung E cũng được biết đôi chút ah. Còn ở vị trí thiết kế mạch, mô phỏng , rồi layout như 2 Bác thì không biết đến bao giờ, E làm ở đây khoảng chừng 3 năm rồi, mà cũng chỉ dậm chân ở đó thôi ah. E thấy nản quá . Mong các bác cho nhiều lời khuyên....

[hithere123]

Trước đây E có làm, nói là LÀM nhưng chỉ là hỗ trợ thiết kế, các khâu test, người Nhật gọi là đánh giá...về Regulators, nhưng nay lại chuyển sang bộ phận thiết kế LNA, cũng chỉ là phụ thôi các bác, nói chung E cũng được biết đôi chút ah. Còn ở vị trí thiết kế mạch, mô phỏng , rồi layout như 2 Bác thì không biết đến bao giờ, E làm ở đây khoảng chừng 3 năm rồi, mà cũng chỉ dậm chân ở đó thôi ah. E thấy nản quá . Mong các bác cho nhiều lời khuyên....

Chào bạn LQH333,
Nghe bạn nói về bọn Nhật thì tớ hiểu chút chút rồi, người Nhật có những nguyên tắc "hay ho" lắm. Không hiểu bên bạn thế nào chứ tớ có quen một người bạn làm mấy con audio, và video IC cho một công ty Nhật, nghe hắn nói là đến tận bây giờ hắn vẫn chỉ được thay đổi tiếp điểm metal để chỉnh giá trị điện trở, hixhix thế mà hắn cũng là senior mấy năm rồi đấy, tất nhiên bạn tớ không phải là người Nhật rồi. Nhưng kỹ năng làm report của hắn thì cực siêu,

Thế nên, tớ chẳng biết khuyên bạn thế nào. Nếu bạn còn trẻ thì tranh thủ học hỏi kinh nghiệm thôi, đợi khi nào mấy bác nhà mình xin được tiền mua FAB của Mỹ về, thì tớ đoán nhất định sẽ cần nhân lực về design để có cái mà chạy FAB chứ. Tớ hy vọng từ nay đến cuối năm sẽ có một hai tin tốt, hì

Đợt này tớ có chút việc riêng nên chỉ lướt net để đọc bài các bác được thôi, chứ chưa có thời gian viết được bài dài dài, mong các bác thông cảm. Rất mong bạn đóng góp những kinh nghiệm thực tế để mọi người cùng học hỏi.

Thân mến.

[Paddy]

Chào em,

Pad có thể hiểu là một mảng metal lớp trên cùng dùng để giao tiếp giữa silicon và thế giới bên ngoài. Còn Pin là các chân trên vỏ của IC. Ý anh nói pad có thể nhiểu hơn pin là vì có nhưng pad chỉ phục vụ cho việc probe tín hiệu bên trong IC phục vụ cho việc debug lỗi, hoặc do bộ phận test yêu cầu. Cũng có những pin cần nối với hai hoặc ba pad nếu chân đó có yêu cầu đặc biệt về dòng tải và điều này là rất hay xảy ra. Một pad không đủ khả năng tải dòng lớn có thể do giới hạn bản thân pad hoặc do giới hạn của dây bonding vì vậy mà không thể dùng internal connection bên trong chíp được. (Tầm quan trọng của việc đọc tài liệu các đặc tính điện của công nghệ)

Để tớ bổ túc thêm về pad.

Thường thì chỉ có một loại pad. Nhưng một số sản phẩm có 2 loại pad. Một kêu là bonding pad (để nối ra chân IC), và cái kia kêu là test pad hay probe pad dùng trong khâu test lúc còn trong dạng wafer. Một lý do dùng 2 thứ là sau khâu probe (tức là test trong dạng wafer) thì những probe (đầu kim nhọn) có thể gây ra khó khăn cho khâu bond vì không "ăn" lúc hàn dây bonding wire từ pad ra pin.

Có nhiều lý do số pad và pin khác nhau:

1. Một số pad chỉ dùng để nạp dữ kiện vào IC trong khâu probe. TD: cách đây hơn 10 năm, lúc DVD được sx với giá rẻ. Nhà sx IC cho DVD làm 1 loại IC nhưng có thể dùng cho 2 loại DVD, 1 là progressive scan, 2 là interlaced scan. Khi qua khâu probe, thì máy tester sẽ program cho IC trở thành 1 trong 2 thứ scan nói trên tùy theo yêu cầu của khách hàng. Pad để nối vô chân program từ tester sẽ không đưa ra ngoài chân (pin) IC. Thay vì sx 2 loại IC khác nhau, chỉ cần làm 1 loại là xong.

2. Một số IC (như dùng cho bluetooth) khi được sx thì sẽ được bỏ firmware theo yêu cầu của khách hàng lúc đi qua khâu probe. Những chân program này cũng không nối ra chân IC.

[Paddy]

cho em hỏi chút về bài viết trên nhớ.

1. Thiết kế layout cho vi mạch tương tự, vậy thế vi mạch tương tự là gì? Sao lại "Không như trong thiết kế vi mạch số"?
2. Chuẩn bị sơ đồ nối dây từ pad tới chân IC.
Em thì biết có 2 loại package là Wire Bonding như anh discuss ở trên và Flip Chip nữa. 2 loại khác nhau và có những ưu nhược điểm riêng. Nói chung là Flip Chip tiết kiệm diện tích hơn, đắt tiền hơn, kém phổ biến hơn Wirebond.
3. Vẫn trong phần đấy, "khách hàng" ở đây là ai? Nếu chỉ nói về layout design thì khách hàng là bộ phận thiết kế RTL coder? Nếu nói vậy thì thiết kế có bao nhiêu chân là do khách hàng quyết định chứ.
4. Số lượng pad nhiều hơn số lượng pin, vậy pad là gì? pin là gì? Nếu coi pin là "chân" của chip thì tức là có những chân nối với hơn một pad. Cái này có an toàn hơn không khi cho vào trong internal connection của RTL.
5. Về floorplan
em nghĩ là khi anh dùng "stress" hay "áp lực" về sản xuất rồi lại chuyển qua khối chức năng nhạy cảm nhất về chức năng thì nó cứ lẫn lộn, khó hiểu.
Áp lực lên góc cạnh em cũng không hiểu, áp lực về độ dễ dàng "đi dây" (route) hay là khi sản xuất? mà khi sản xuất có phải là từng chip đâu mà là hàng trăm chip cùng trên một wafer. Góc cạnh của chip đâu có ảnh hưởng gì.

Cám ơn anh về bài viết nhé, kỳ thực thì em thấy có lẽ nên chia ra thành nhiều thread thảo luận thì tiện hơn nhưng cũng có thể anh thấy forum chưa đủ người, chưa đủ active

Bác lộn về chữ package. Chữ này có nghĩa là vỏ bọc thôi. Có rất nhiều loại vỏ như DIP, SIP, PGA, BGA, SOJ, v.v.

Chữ wire bonding là sự / khâu nối từ pad ra chân IC chứ không phải là package.


Flip chip là một loại package mới (so với như SOJ, BGA, v.v.). Cách đây chừng 15 năm thì loại thịnh hành nhất kêu là laminated CSP (Chip scale package, có nghĩa là die từ wafer bằng nào thì con IC sẽ to bằng đấy). Bây giờ thì ít thấy laminated CSP mà thấy bump CSP.

Laminate CSP tức là die cắt ra rồi hàn lên trên một miếng đế (giống y như PCB). Loại này dầy hơn loại bump CSP (trong kỹ nghệ thường kêu là bumped die).

Loại bump CSP là sau khi qua khâu probe, thì wafer qua khâu bump. Trong khâu này những hột chì kêu là bump (bây giờ rất nhiều hãng bỏ không dùng chì mà dùng hợp kim thiếc) rồi dán lên các pad của die. Loại pad này là hình tròn chứ không hình vuông hay chữ nhật như các loại chip khác.

Sau khi bỏ bump lên, qua khâu test, khâu cắt (dicing) là con chip hoàn thành. Loại này mỏng hơn loại laminated CSP. Khách hàng chỉ cần đặt IC lên bo rồi hun nóng lên là xong, không cần chì vì những hột (bump) là chì (hoặc hợp kim thiếc) rồi.

Flip chip rất thịnh nhàng trong những thứ như điện thoại DĐ, black berry. Những đô analog như op amp, DAC, v reg, temp sensor hay dùng loại package này lắm. Những loại này rất nhỏ, con 9 chân tớ thấy to chừng 30 mils mỗi chiều, và mỏng chừng 15 mils.