Analog IC design

[mrnvhien]

Chào bạn mrvnhien,

Mình không biết sơ đồ mạch của bạn nên không rõ mosfet6,1,2 đóng vai trò gì, tuy nhiên mình đoán đó là mosfet CHÍNH của tầng vi sai (mosfet1,2) và tầng khuếch đại đơn (mosfet6). Tuy nhiên, theo kết quả mô phỏng của bạn có thể thấy: khi dòng ở tầng khuếch đại đơn tăng lên ~11% thì hệ số khuếch đại giảm ~4%; và nếu bạn thay đổi tỷ số của mosfet6 thì hệ số khuếch đại của bạn có thay đổi lớn hơn. Nhưng cả hai cách này đều rất khó đạt được yêu cầu về độ chính xác 5% (+/-2.5%) của hệ số khuếch đại hở mạch vì đảm bảo độ chính xác của dòng điện ~10% là không đơn giản. Sở dĩ mình nói điều này là hệ số khuếch đại hở mạch của bạn quyết định bởi gm và ro, trong khi gm và ro phụ thuộc rất nhiều vào yếu tố công nghệ và không dễ để có thể điều khiển được độ chính xác của sai số công nghệ đối với hai thông số này. Do vậy bạn cần nghĩ cách để hệ số khuếch đại không phụ thuộc vào gm hoặc ro, hoặc cả hai, tức là làm sao để chuyển những thành tố cơ bản quyết định hệ số khuếch đại về các đại lượng mà bạn có thể điều khiển tương đối dễ dàng, ví dụ hệ số khuếch đại của bạn phụ thuộc vào tỷ số hai điện trở R1/R2 chẳng hạn vì nếu bạn chọn điện trở R1, R2 là cùng loại thì tỷ số R1/R2 gần như là không đổi với sự thay đổi của công nghệ.

Lúc đầu khi bạn đưa ra con số 5% cho sai số hệ số khuếch đại, mình có thắc mắc là 5% đối với hệ số khuếch đại hở mạch hay kín mạch, vì thông thường đối với hệ số khuếch đại hở mạch ta không quan tâm tới độ chính xác mà chỉ quan tâm tới độ lớn tuyệt đối của nó mà thôi. Bạn hỏi lại về ý nghĩa của con số 5% này nhé. Tuy nhiên mình hiểu lúc đầu là 5% này chỉ đối với những điều khiện hạn chế, tức là bạn không có thông tin về các tham số công nghệ worst case và best case mà chỉ có thông tin về các thông số công nghệ ở trường hợp typical, và không phải mô phỏng montecarlo. Nếu vậy bạn chỉ cần phải quan tâm tới sự thay đổi của hệ số khuếch đại với yếu tố nhiệt độ mà thôi. Tức là sau khi bạn thiết kế xong bạn sẽ mô phỏng nhiệt, thay đổi từ -30oC tới 125oC chẳng hạn, và xem hệ số khuếch đại thay đổi bao nhiêu phần trăm.

Nếu 5% vẫn là đối với hệ số khuếch đại hở mạch và với tất cả sự thay đổi của tham số công nghệ thì mình chỉ có thể đưa ra những hướng để giảm thiểu tối đa sai số của hệ số khuyếch đại hở mạch mà không đảm bảo đạt được con số 5%. Một trong những hướng đó là đảm bảo dòng điện tham chiếu có sai số +/-7%. Con số này là thực tế đối với một vài công nghệ cụ thể, mình đã mô phỏng thành công mạch này cách đây hai năm đối với công nghệ 0.5um. (chính là vấn đề mình đề cập khi mở luồng thảo luận này).

Tóm lại, trước tiên bạn cần kiểm tra về ý nghĩa và điều kiện của con số 5%. Nếu chỉ thay đổi theo nhiệt thì bạn hãy thử mô phỏng xem sai số theo nhiệt của mạch hiện nay của bạn là bao nhiêu, sau khi có một vài con số cụ thể thì chúng ta sẽ có thêm dữ liệu để thảo luận tiếp.

Thế nhé, chúc bạn thành công!

Thân mến.

E đang học được nhiều điều thú vị về VLSI từ bác ! Thank bác rất nhiều !!!

[Rommel.de]

Chào bạn Hithere123,

Bạn cho tớ hỏi một chút, bạn nói rằng sai số của dòng điện lên đến 10% không biết bạn muốn nói đến giá trị hay sự thay đổi trong quá trình làm việc do nhiệt độ... Nếu đây là dòng điện tham chiếu thì 10% là quá lớn, không thể sử dụng cho các mạch nhạy cảm như PLL, DLL. Theo mình biết sai số của reference current khi nhiệt độ thay đổi từ -20 đến 85 độ cũng chỉ khoảng 1, 2%.

Đây là cách mình biết mọi người làm. Trước tiên người ta sử dụng mạch voltage bandgap để sinh ra điện áp. Giá trị điện áp này rất ổn định không thay đổi theo nhiệt độ và nhiễu nguồn. Điện áp này sau đó được khuếch đại lên thành điện áp chuẩn. Hệ số khuếch đại có thể điều chỉnh bằng các switch. Quá trình calibration người ta sẽ điều chỉnh hệ số khuếch đại này để tạo ra reference voltage theo yêu cầu. Tớ thấy điện áp này được tạo ra cực chuẩn và không bị thay đổi khi hoạt động. Điện áp tiêu chuẩn này được đưa vào regulator và charge pump.

Từ điện áp tiêu chuẩn người ta tạo ra dòng điện tiêu chuẩn reference current bằng cách đặt điện áp này lên một điện trở là polysilicon, và diode. Dòng qua điện trở sẽ giảm khi nhiệt độ tăng và dòng qua diode tăng khi nhiệt độ tăng nên dòng tổng cộng không đổi. Người ta cũng sử dụng switch để thay đổi giá trị của dòng điện khi calibration. Cuối cùng ta có một dòng tiêu chuẩn không đổi theo điện áp bên ngoài, và nhiệt độ. Dòng này thông qua mạch cascode current mirror đưa ra toàn bộ mạch.

Thêm vào đó mấy mạch nguồn không sử dụng short channel transistor. Mấy transistor dùng trong mạch nguồn ít thì cũng 0.3, 0.5 um, nhiều thì 1um nên process variation khá nhỏ. Vì thế tớ thấy dòng tiêu chuẩn không có sai số lớn như bác nói đâu. Bác có thể cho ý kiến của bác không.

[hithere123]

Chào bạn Rommel.de,

Bạn mô tả khá đúng về cách tạo dòng điện tham chiếu (Iref) trong các mạch thiết kế thông dụng hiện nay, tuy nhiên không biết bạn đã mô phỏng mạch điện cung cấp dòng điện cho tất cả các khối trong một IC và quan sát sự thay đổi của dòng điện chuẩn Iref so với các dòng điện I1, I2, I3, ... In ở các khối chức năng đối với sự thay đổi của công nghệ slow(nmos) fast(pmos), slow(nmos) fast(pmos) chưa. Sở dĩ mình nói sai số dòng điện lớn là bởi một số nguyên nhân chính sau đây:

- Sai số dòng Iref đối với yếu tố công nghệ: giả sử điện áp Vref chuẩn có sai số 0.5% (có thể bỏ qua), bạn đưa vào điện trở poly và diode để tạo Iref, như vậy Iref = (Vref - Vdiode)/Rpoly.
Ở đây, ta gần như có thể bù được hệ số nhiệt bậc một giữa điện trở và diode tuy nhiên vẫn còn hệ số nhiệt bậc hai và quan trọng là ta không điều khiển được giá trị tuyệt đối của điện trở poly (thông thường sẽ là +/-10%_điện trở trong mạch tích hợp như vậy là xịn rồi đấy). Nhưng vấn đề quan trọng nhất là Vdiode thay đổi khá lớn (so với giá trị Iref) giữa trường hợp slow và fast. Muốn triệt tiêu thông số này thì bạn sẽ chọn Rpoly lớn, như thế lại ảnh hưởng tới giá trị bù nhiệt mà bạn đã tính toán ở trên. Bạn thử mô phỏng chỉ riêng mạch này thôi ở trường hợp fast và slow (chưa cần tới mô phỏng montecarlo) để xem Iref của bạn thay đổi bao nhiêu phần trăm. Con số mình đưa ra là không dưới 15% với các công nghệ tử 130nm trở lên.

Việc dùng Switch để thay đổi giá trị dòng điện chính là cách "trim" dòng để có thể điều khiển Iref về giá trị 5uA như yêu cầu thiết kế. Nếu Iref theo đúng tính toán và có giá trị sai số nhỏ như bạn nói thì mình nghĩ người ta không cần dùng switch để đạt được 5uA. Vì việc dùng switch này là giải pháp rất tốn kém (diện tích mạch tăng + thời gian testing cho mỗi IC tăng). Và người ta thông thường chỉ dùng để điều khiển dòng cho một khối vô cùng quan trọng nào đó ví dụ như mạch tạo dao động trong các khối PLL như bạn nói ở trên. Với dòng điện trong các khối so sánh khuếch đại thông thường thì giải pháp này thường không được chọn. Nhưng nếu mạch khuếch đại của bạn mrnvhien nhất thiết yêu cầu 5% sai số của hệ số khuyếch đại hở mạch thì có lẽ phải dùng trim dòng để đảm bảo dòng cung cấp luôn trong phạm vi 5%.

- Sai số gương dòng điện: Mặc dù mạch gương là cascode tuy nhiên, để tạo gương thì vẫn phụ thuộc vào công thức nối tiếng Idrain=hàm của (Vgate-Vt). Và khi Vgate thay đổi một đơn vị thì Idrain thay đổi bình phương lần. Nhưng vấn đề lớn nhất lại nằm ở chỗ tải của nguồn gương dòng này là các phần tử tích cực chứ không phải lúc nào cũng là điện trở, do đó trường hợp xấu nhất sẽ là nguồn dòng NMOS, tải PMOS, mô phỏng ở trường hợp slow(nmos) và fast(pmos). Ví dụ Iref(typ) = 5uA, tuy nhiên I1 ở nhánh khuếch đại đo được sẽ là 3.5uA ở trưởng hợp slow(nmos) và fast(pmos). --> sai số 30%.

Theo mình, hiện nay việc tạo dòng tham chiếu có sai số dưới 10% (không dùng trim dòng)vẫn là một thách thức với các kỹ sư thiết kế vi mạch tương tự, một vài phát minh gần đây gợi ý lợi dụng đặc tính làm việc của MOSFET ở vùng subthreshold với nguyên tắc gần tương tự mạch tạo điện áp tham chiếu, nhưng chỉ thành công rất hạn chế với giá trị dòng x00nA và ở một vài công nghệ cụ thể chứ vẫn chưa phổ biến ở mức dòng uA được.

Một vài dòng trao đổi thêm như vậy, hy vọng sẽ có thêm nhiều nữa cơ hội trao đổi với bạn trong thời gian tới.

Chúc bạn thành công!

Thân mến.

[Rommel.de]

Chào bạn Hithere123,

Có lẽ tớ viết hơi ngắn gọn nên có một số điểm bạn hiểu nhầm tớ. Về Vref có lẽ tớ với bạn đã hiểu ý nhau. Nói chung ta cần một mạch bandgap, và một mạch khuếch đại. Đây là một mạch vi sai thông thường có sử dụng hồi tiếp điện trở. Người ta sử dụng transistor để trim giá trị điện trở hồi tiếp để đưa ra một điện áp chuẩn chính xác không phụ thuộc vào nhiệt độ và nhiễu nguồn. Giá trị Vref này không thể có sai số lớn vì giả sử như ta định dùng điện áp 1.2V để cấp cho các mạch mà điện áp ra là 1.1V thì mạch chết chắc. Bạn cũng đồng ý với tớ là sai số của Vref có thể bỏ qua.

Bây giờ tớ nói rõ hơn về Iref. Tớ nói dòng điện qua điện trở và diode thật ra là 2 dòng điện song song nhau, chứ không phải nối tiếp như bạn nói. Nhờ có 2 dòng điện này song song nhau và một dòng tăng khi nhiệt độ tăng một dòng giảm khi nhiệt độ tăng nên tổng 2 dòng mới không đổi theo nhiệt độ. Dòng qua diode được tạo ra bằng cách đặt điện áp chuẩn lên một diode thực chất là một mạch gương dòng điện. Dòng qua diode sẽ được nhân lên 8, 9, hay 10 lần tùy theo việc bác sử dụng switch. Cái này cũng phải thực hiện trong quá trình calibration. Dòng qua điện trở được tạo ra bằng cách đặt Vref lên một chuỗi các điện trở mắc nối tiếp. Người ta cũng dùng switch để ngắn mạch các điện trở này nếu muốn nên giá trị điện trở có thể thay đổi ví dụ 8R, 9R, 10R... Sau đó dòng điện này lại thông qua mạch gương dòng điện để đưa ra ngoài. 2 dòng này sau đó kết hợp với nhau thành một dòng tổng có giá trị không đổi theo nhiệt độ. Cái này tớ thật sự đã từng thấy người ta thiết kế rồi và sau khi chạy mô phỏng sai số chỉ khoảng 1, 2%. Nói chung để dòng điện này không đổi theo nhiệt độ một cách tuyệt đối là không được, nhưng thường người thiết kế điều chỉnh để khi nhiệt độ tăng thì dòng này tăng lên một chút xíu. Đó là bởi vì khi nhiệt độ tăng, các transistor làm việc chậm lại. Khi dòng tham chiếu tăng nó sẽ làm cho mạch chạy nhanh lên nên đây là cách tối ưu của người thiết kế.

Cuối cùng Iref sẽ thông qua mạch cascode current mirror để đưa đi tất cả các nơi trong chip ví dụ input port, PLL, mạch khuếch đại. Bạn nói mạch này sai số lớn thì tớ không đồng ý với bạn. Thứ nhất tải ở đầu còn lại của mạch cascode là một diode mà thôi, vì tại mạch cuối người ta lại dùng mạch gương dòng điện để tạo ra dòng bias từ Iref. Diode này không thể có ảnh hường gì đến dòng trong mạch cascode được. Còn tại đầu mạch cascode các transistor được thiết kế để nó match tối đa với nhau nên dòng là hoàng toàn giống nhau. Do đây là dòng một chiều, và dòng điện bằng nhau tại mọi điểm nên dòng Iref hết sức chuẩn không bị ảnh hưởng bởi nhiễu, hay các thông số khác nhau của mạch.

Còn về sai số do corner case như fast, slow, typical tớ cũng đã có nói. Người ta sử dụng các transistor lớn mà sai số của transistor tỷ lệ nghịch với diện tích nên sai số này là nhỏ. Thêm vào đó vì ta sử dụng các switch để trim các thông số nên giá trị ra tớ thấy cực chuẩn. Dòng Iref này có thể không quá quan trọng trong mấy mạch khuếch đại, nhưng rất quyết định trong những mạch như PLL. Nếu dòng bị dịch chuyển nó sẽ làm thay đổi tần số khóa trung tâm của mạch. Nếu nó bị nhiễu thì mạch sẽ phát sinh phase noise rất căng.

Cuối cùng tớ cũng phải nói việc sử dụng transistor để trim giá trị sau khi calibration làm mạch trở nên lớn. Nhưng vì đây là mạch tham chiếu cho toàn bộ chip nên ta không thể tiết kiệm được.

Làm việc ở vùng subthreshold thì tớ không có kinh nghiệm gì. Mong bạn có thể chỉ thêm.

[hithere123]

Chào bạn Rommel.de,

Đúng là mạch điện trở và diode tạo dòng của bạn mình đã hiểu sai lúc đầu, tuy nhiên về nguyên lý thì hoàn toàn giống nhau. Và mình đồng ý với bạn là dòng thay đổi theo nhiệt độ ta hoàn toàn có thể khống chế được với sai số thấp. Với mạch thông thường chưa cần "trim" đã có thể khống chế trong phạm vi +/-3%. Nếu thêm 3 bit trim thì ta hoàn toàn có thể khống chế ở mức +/-1%. Tuy nhiên người ta không dùng trim để khống chế sai số của dòng điện theo nhiệt độ vì khi thiết kế hệ số nhiệt ở giá trị typical phải đảm bảo rất tốt, và trim dùng để đưa dòng điện thực (sau khi silicon out) về giá trị typical đó. Mạch trim thường có từ 3-5 bít trim. Có thể trim thủ công sau khi silicon out, sẽ trim ở bước wafer test hoặc auto-calibration (sẽ phức tạp thêm một chút nhưng giảm giá thành testing).

Bây giờ mình nói về sai số công nghệ:

- Sai số điện trở: Điện trở poly thông thường mình dùng có sai số +/-20%. Tức là ở trường hợp slow: R=1.2*Rtyp và ở trường hợp fast: R=0.8*Rtyp. Ở đây chưa nói tới hệ số thay đổi nhiệt. Dòng điện Iref = Ires + Idiode. Như vậy Ires sẽ bị sai số công nghệ tác động khá lớn. Và mình tin chắc hiện nay chưa có công nghệ nào khống chế sai số này dưới +/- 5%

- Sai số MOSFET: Vth thường có sai khác khoảng +/- 100mV. Tức là ở trường hợp slow Vth = Vthtyp + 100mV và ở trường hợp fast: Vth = Vthtyp - 100mV. Cũng tương tự như vậy, hiện nay chưa có công nghệ nào khống chế sai số này dưới ngưỡng x0mV. Tất nhiên không tính tới các linh kiện dùng cho mục đích quân sự và trong không gian nhé vì các loại linh kiện này được chế tạo đặc biệt.

Đến đây thì chắc bạn sẽ hiểu thêm và đồng ý với tớ về thực chất của việc cần có switch (hay tớ gọi là trim dòng điện) là do sai số công nghệ. Và các mạch thực sự yêu cầu giá trị chính xác của dòng thực tế so với dòng tính toán thì bắt buộc phải dùng "trim" chính vì người kỹ sư không đảm bảo được sai số do công nghệ mang lại. Tức là với các mạch không có yêu cầu đặc biệt thì sai số dòng Iref là khá lớn.

Tiếp đến, mình nói thêm về gương dòng điện, qua những thông tin bạn trao đổi có thể đoán bạn đang làm việc ở công nghệ xung quanh 65nm. Sở dĩ mình đoán vậy là bạn đưa ra thông số cho mosfet khoảng 1um. Mình toàn dùng cỡ L=4um, 10um và 20um cho các mạch gương dòng. Tuy nhiên như bài trước mình đã đề cập, vấn đề không phải nằm ở mạch gương dòng. Giả sử bạn có Iref chuẩn qua NMOS1 (diode) gương ra NMOS2 tạo dòng I1. Nếu mạch là cascode, matching tốt và hở mạch thì mình đồng ý Iref = I1 (sai số rất nhỏ). Nhưng nếu dòng I1 nối vào một tải là PMOS, và thường là tải ở nhánh I1 và nguồn dòng nhánh Iref không hoàn toàn đối xứng (rất khó đảm bào điều này vì mỗi khối có một cấu trúc khác nhau). Mình không nói tới yếu tố nhiệt độ mà chỉ nói tới yếu tố công nghệ, nếu NMOS làm việc ở Slow và PMOS làm việc ở fast thì bạn đã có offset cho hai linh kiện này là ~200mV. Offset này chính là yếu tố mismatch của mạch gương dòng điện (sẽ làm cho điểm làm việc trên nhánh Iref và I1 là khác nhau) dẫn đến dòng trên nhánh Iref và I1 là khác nhau. Sử dụng mạch cascode chính là để làm tăng nội trở ra của nguồn dòng, làm cho nguồn dòng ít phụ thuộc vào tải tuy nhiên chỉ có tác dụng với những tải có sự khác biệt lớn so với nội trở ra này mà thôi và bản thân nó không có khả năng đề kháng với sai số công nghệ. Những mismatch kiểu này nhiều khi làm cho sai số dòng điện lên tới 40%.

Theo kinh nghiệm của bản thân mình khi thiết kế nguồn dòng cho khối dao động tạo xung dùng cho các mạch lọc đặc biệt, dòng Iref sẽ được tạo riêng và dòng Iref này được đưa trực tiếp vào mạch tạo dao động luôn. Có thể dùng một "chuẩn" nào đó để auto-calibration cho dòng Iref này, hoặc phải trim dòng Iref này về giá trị tính toán ở bước wafer test.

Hy vọng qua những trao đổi này, bạn sẽ hiểu thêm những ý mình nói tới.

Thân mến.

[Rommel.de]

Chào bạn Hithere123,

Cám ơn bạn đã nói rõ. Bây giờ tớ hiểu ý bạn rồi. Lúc trước tớ cũng hiểu nhầm ý của bạn. Lúc đầu tớ nghĩ rằng bạn nói đến dòng chuẩn Iref cấp ra từ nguồn, nhưng bạn muốn nói đến dòng trong các mạch điện đúng không. Đúng là dòng trong các mạch điện được tạo ra từ dòng chuẩn thông qua mạch gương dòng điện không thể nào chuẩn 100% được. Sai số này chính là do tải đầu vào. Cái này tớ hiểu nhầm ý bạn. Tại vì với người thiết kế mạch nguồn, người đó chỉ có nhiệm vụ tạo ra dòng chuẩn Iref cung cấp đến tất cả các mạch điện. Còn dòng thực chất trong mạch điện thế nào là do người thiết kế mạch điện đó quyết định.

Thông qua việc trim dòng điện, giá trị điện áp và dòng điện chuẩn tớ thấy rất chính xác ví dụ bác muốn dòng 10um thì không có vấn đề gì. Trim dòng điện là để loại bỏ sai số điện trở và diode. Còn sai số do nhiệt độ và điện áp thì tớ thấy người ta mô phỏng sai số chỉ khoảng 1, 2% (đây chỉ là mô phỏng trên máy còn thực tế thế nào thì tớ cũng không biết). Nhưng đó chỉ là dòng Iref thôi chứ dòng trong mạch điện thì tớ nghĩ chắc cũng đến 10% như bạn nói.

Cám ơn.

[Rommel.de]

Chào bạn Mrnvhien,

Tớ đoán bạn là người mới làm analog design nên tớ một số thông số của mạch khuếch đại để bạn tham khảo. Mạch này sử dụng công nghệ 65nmLP nhưng đây là mạch khuếch đại nằm ở nguồn có điện áp lớn nên transistor loại này lớn hơn ở trong lõi nhiều.

Trước tiên là tầng vi sai: Active load là NMOS L=3.5um, W=10um, multiplier=3; gương dòng điện là PMOS L=1um, W=15um multiplier=4; khuếch đại: PMOS (loại thường không phải loại điện áp cao) L=1.4, W=10, multiplier=4

Tầng 2 khuếch đại NMOS: gương dòng điện dùng làm active load: PMOS L=1um W=15um, multiplier=20; khuếch đại: NMOS L=1um, W=10um, multiplier=10; hồi tiếp (để chống tự kích): R=6Kohm, C1=3.1pf, C2 (RFcap sử dụng NMOS) 6.6pf.

Bạn xem thử thiết kế, rồi có gì thắc mắc thì post lên để mọi người cùng chia sẻ.

Nhân tiện hôm trước bạn hỏi cách điều chỉnh hệ số khuếch đại của mạch. Bác Hithere123 đã nói sử dụng điện trở hồi tiếp rồi. Hôm nay tớ giới thiệu thêm với bạn một cách nữa nhưng chỉ để bạn biết thôi vì cách này khó hơn nhiều đòi hỏi người có kinh nghiệm thiết kế.

Có một số mạch không thể dùng hồi tiếp được ví dụ như mạch cao tần. Mạch cao tần mà dùng hồi tiếp thì gần như chắc chắn bạn bị tự kích. Vì vậy các mạch này luôn là mạch khuếch đại vòng hở. Nhưng người ta cũng cần điều khiển hệ số khuếch đại của mạch vì nếu tín hiệu vào yếu quá thì hệ số khuếch đại phải lớn, ngược lại nếu tín hiệu vào lớn thì hệ số khuếch đại phải giảm xuống nếu không tín hiệu sẽ bị bão hòa, giảm độ tuyến tính của hệ thống.

Tớ không thiết kế mạch RF nên không có nhiều kinh nghiệm lắm. Trên diễn đàn nếu có bạn nào làm RF có thể giải thích rõ hơn. Tớ không biết thời ngày xưa người ta sử dụng mạch tương tự thì điều khiển hệ số khuếch đại bằng cách nào nhưng ngày nay người ta điều khiển bằng số. Cách điều khiển cũng tương tự như cách trim dòng điện vậy, tức là kết nối hoặc cắt kết nối các transistor khuếch đại. Chính điều này làm thay đổi tỉ lệ W/L. Ngoài ra còn có một số hiệu chỉnh khác như giá trị Q của mạch cộng hưởng. Q càng lớn thì độ khuếch đại càng lớn nhưng băng thông càng hẹp và ngược lại.

Nhưng phải nói thật với bạn làm việc trên RF rất khó, nói chung thiết kế xong mạch chạy sai bét nhè (cái này là tớ nói thật 100% đấy). Có một số mạch không yêu cầu chặt chẽ thì tương đối dễ hơn ví dụ bluetooth, wifi. Mấy mạch này cho phép làm việc trên một giải tần rộng. Trong trường hợp tần số làm việc không được thì mạch sẽ nhảy tần, tức là chuyển sang tần số khác. Như vậy chip của bạn thiết kế chạy được trên 80% băng tần là OK rồi. Đồng thời loại này cũng không sợ bị can nhiều (vì nếu can nhiễu thì ta lại nhảy tần) nên tần số, công suất phát sai một chút cũng chẳng làm sao. Tớ nghĩ thiết kế thuộc loại khó nhất là làm cell phone. Loại này chip của bạn phải chạy trên toàn băng, công suất, tần số cũng phải chính xác không được can nhiễu... Cái này thiết kế mà kém thì calibrate kiểu gì cũng không lại được.

[arix]

Chào các bạn,

Rất vui khi vào đây thấy nhiều bạn quan tâm đến IC design, cả analog và digital. Tôi cũng làm thiết kế RF IC và mới về Việt nam được ít lâu. Các bạn nghĩ sao nếu ta tổ chức một buổi họp mặt nhỏ về IC design tại Hà Nội ? Mục tiêu là tạo network trong cộng đồng những người làm IC design, chia sẻ kinh nghiệm thực tế, định hướng cho các bạn sinh viên về hướng nghiên cứu triển vọng này. Trong buổi họp mặt tôi sẽ trình bày một hướng đi mới để tập hợp cộng đồng thiết kế IC làm ra sản phẩm thương mại 100% Việt nam, được một tập đoàn Việt nam mạnh đặt trong chiến lược lâu dài và đầu tư mạnh dạn.

Mong nhận được sự góp ý của các bạn. Email của tôi là arix.vn@gmail.com.

[hithere123]

Chào bạn arix,

Rất ủng hộ ý tưởng về buổi gặp mặt của bạn, bản thân mình sẽ cố gắng tham gia và sẽ mời thêm một vài người bạn đang làm về thiết kế IC tương tự nữa cùng tham gia. Hướng tới một cộng đồng các kỹ sư Việt Nam làm về lĩnh vực bán dẫn chính là lý do của việc duy trì luồng thảo luận này trong suốt hai năm qua. Rất hy vọng sẽ được trao đổi nhiều thêm nữa với bạn trong tương lai.

Thân mến.

[Rommel.de]

Chào các bạn,

Bạn Nrmvhien có hỏi tớ về thiết kế mạch khuyếch đại của bạn. Tớ nghĩ rằng tớ nên trả lời ở đây để mọi người có thể chia sẽ ý kiến. Như vậy tiện hơn và tớ nghĩ bạn Nrmvhien chắc sẽ không phản đối.

Em chào bác !
Em mới học VLSI một thời gian . Chắc bác cũng có nhiều kinh nghiệm về Analog IC nên em muốn nhờ bác hướng dẫn một chút về mạch EA (em có gửi kèm ) . Việc quan trọng nhất là phân tích các khối và tính toán W/L cũng như tính toán được các thông số như dòng cho các khối dựa và yêu cầu bài ra . Em mới chỉ hiểu tương đối về khối visai và khuếch đại đơn . Còn khối tham chiếu và buffer em chưa tìm hiểu hết . Nếu bác có thời gian thì có hướng dẫn sơ qua về cách tính toán . Như với yêu cầu của mạch là - Av = 2000
- Điện áp vào 2,5 - 5v
- Dòng cung cấp 30uA
- Độ chính xác Av là 5%


Tớ thật ra làm về digital nhưng tớ cũng biết về tương tự. Tớ nghĩ bạn Hithere123 làm về tương tự nên bạn hỏi bạn đó thì tốt hơn nhưng tớ cũng sẽ hướng dẫn bạn một chút.

Với thiết kế mạch analog, bạn đem môt số thiết kế chuẩn ra sử dụng lại là tốt nhất. Ở đây là mạch khuyếch đại visai. Bạn chỉ cần điều chỉnh lại giá trị W và L cũng như dòng tham chiếu là đủ. Về mạch của bạn tớ có thể gợi ý một chút như sau:

Thứ nhất về khối buffer tớ thấy là không cần thiết. Thông thường các mạch khuyếch đại tín hiệu trong IC chỉ đưa tín hiệu đến ADC, hay các mạch số... có dòng tiêu thụ gần như bằng không. Chỉ duy nhất một trường hợp là nếu bạn làm nguồn (regulator) thì buffer chính là một PMOS hay NMOS. Dòng qua transistor này chính là dòng tải. Trong yêu cầu của bạn không hề nói gì đến dòng tải, cũng như nói về việc sử dụng làm regulator nên tớ cho rằng không cần mạch buffer.

Thứ hai về mạch tham chiếu, đây là công việc của người thiết kế nguồn, không phải công việc của người thiết kế mạch khuếch đại. Nếu bạn chỉ thiết kế mạch khuếch đại thì bạn có thể mặc nhiên coi như đã có một nguồn tham chiếu ví dụ 5uA cấp đến cho bạn. Về việc thiết kế nguồn (đây không phải là việc đơn giản) tớ cũng đã từng nói sơ qua rồi. Người ta dùng mạch bandgap voltage để tạo điện áp chuẩn, đưa đến các regulator cũng như charge pump trong mạch. Từ điện áp chuẩn người ta tạo ra dòng điện chuẩn qua mạch cascode current mirror đưa đến toàn mạch như mạch khuếch đại của bạn.

Cuối cùng bạn chỉ phải thiết kế 2 tầng là visai và khuyếch đại đơn. Thường mạch của bạn tiêu thụ càng nhiều công suất thì hệ số khuyếch đại càng lớn , cũng như làm việc càng tốt ví dụ ít nhiễu. Vì thế tớ sử dụng hết công suất của mạch ví dụ tầng visai tớ dùng mạch current mirror lấy ra 5uA, tầng khuyếch đại đơn tớ lấy ra 25uA. Tầng sau tớ dùng dòng điện lớn, transistor lớn để có thể điều khiển kích hoạt các mạch khác.

Thông thường các mạch khuếch đại trong IC thường là loại 2 tầng. Trong trường hợp cần tăng thêm hệ số khuyếch đại thì có thể dùng mạch folded cascode (cũng 2 tầng). Bạn cần hệ số khuyếch đại 2000 thì chỉ cần dùng loại thường là đủ. Bạn cứ thay vài giá trị L, W rồi chạy thử. Nếu hệ số khuyếch đại thấp thì tăng W lên và ngược lại. Giá trị L được chọn tùy theo công nghệ. Với công nghệ cũ bạn cứ dùng giá trị nhỏ nhất, với các công nghệ mới như 40nm, hay 65nm bạn nên chọn L=1um để tránh short channel effect. Tớ thấy yêu cầu điện áp vào lên đến 5V thì đây là công nghệ rất cổ. Loại này mới nhất cũng chỉ là 0.35um. Vì điện áp vào của bạn không yêu cầu làm việc ở mức điện áp thấp nên tớ sẽ chọn khuyếch đại là NMOS, current mirror là NMOS, và active load là PMOS (nếu phải làm việc với điện áp thấp thì bạn đổi ngược lại). Yêu cầu điện áp vào từ 2.5 đến 5 V là thừa không cần thiết. Bạn chỉ cần cấp nguồn khoảng 5.2V là mạch này hoàn toàn thỏa mãn.

Sau đó bạn cần phải thêm R, và C để chống tự kích trong trường hợp sử dụng hồi tiếp. Yêu cầu của bạn không nói gì đến băng thông cũng như phase margin nên không thể tính được 2 giá trị này. Đây là một điều rất vô lý tuy nhiên tớ cứ coi như người ta sử dụng mạch khuếch đại vòng hở và không cần 2 giá trị này.

Cuối cùng nói về độ chính xác 5%, tớ đồng ý với quan điểm của bạn Hithere123. Đây là một yêu cầu hết sức vô lý. Tớ chưa từng bao giờ thấy một mạch khuyếch đại vòng hở có yêu cầu hệ số khuyếch đại chính xác 2000 với sai số 5%. Khi nhiệt độ thay đổi, hay do process variation, hệ số khuyếch đại sẽ thay đổi và ta chẳng có một cách gì để giảm nhỏ hay hiệu chỉnh lại sự thay đổi này.

[Rommel.de]

Chào bạn Arix,

Nếu không có gì bí mật bạn có thể giới thiệu trên forum ý định của bạn để mọi người cùng đóng góp ý kiến được không. Tớ đoán bạn định start up một fabless. Ở đây có một quyển sách khá hay dành cho người quản lý, hi vọng có ý với bạn:
"Fabless Semiconductor Implementation"
http://www.sonsivri.com/forum/index....15.0;topicseen
Trên EDAboard cũng có một thảo luận rất hay về fabless tớ copy về để mọi người cùng đọc:

I suppose it is all relative:

It costs about 2-4 Billion to build a Fab and about 4 million a month to run it (including salaries, consumables etc). So you need to make a lot of profit to keep a Fab going.

So fabless must be easy right?

To be fabless, 1st you need a design tool set that is compatible with the Foundries (Cadence, Synopsis etc) The license and maintenance costs of these are substantial certainly above $400,000.

Then you need to make sure your design idea can run on a standard Foundry process and if it can, then it is probably not a brilliant cash cow since it will be digital or fairly low frequency mixed mode which someone with more money will beat you at eventually if it is such a good idea.

If you want to go into complex RFBiCMOS or RFCMOS where there is less competition, then standard Foundry models may not be good enough to guarantee 1st pass design success and you may need a design re-spin or two for each new product idea. This will cost you (more in a minute).

Since you cannot fully rely on the foundry models, then you need your own RF test set up to optimise your design to their process. Add on another $400K for this. You need the skills to run it and it takes a lot of time! So you need to employ an RF parameter extraction guru who can run Agilents IC-CAP software and hardware.

Now you need to get your design into a layout and onto GDS II. In mixed mode and RF, you are likely to encounter Design Rule Violations that the Foundry will ask you to fix. So you need to hire (or be) a layout guru.

OK now your ready to go. Well the smart choice would be to get onto the Foundry MPW run where you share mask space for prototypes with other customers on the same technology. It means only a few devices for you to test and know you design is ready for production. This typically costs $20,000+ at 90nm and 130nm.
If you design doesn't work you may need to wait 3 months for the next MPW run and there is no guarantee there will be one (if not enough customers want space it)

OK now your design works and ready for production. Well now you have to buy the reticle set (masks for the lithography process). A set of masks for one design will cost you about $55K for 0.25um through $300K for 0.13um and upto $1M for 65nm.
This is for each device you run. And if the design needs to be changed or tweeked, it will cost you some percentage of this to replace the masks.

Now you have to pay for the wafers that are run. Well, if you are a big guy and want 30% of the Foundry Fab capacity, they will kiss your feet with their rock bottom prices.
Otherwise they will screw you. So expect to pay $400 per wafer at 0.18um, $6-700 for 0.13um and do not even ask about 65nm!
Also, if you do not buy sufficient quantity over a sufficient time (say like at least 200 wafers per month) they will probably not want your business, which brings in another point.......
You are never guaranteed Foundry capacity unless you are big and trusted. So if ST Micro want extra 200 wafers per month from TSMC guess who they are going to boot out? And now what do you do? Sulk of course but then go elsewhere ?
Well if it is an easy digital part with rock solid design insensitivities you'll find somewhere. If it is a complex mixed signal RF monster, it just will not work anywhere else because you had to tweek your design and buy all that expensive agilent equipment and hire the RF guru.

Now the easiest way to vent your frustration at this point is the get the expensive RF guru you just hired and kick the living day lights out of him/her. It will not help the situation, but you will feel a wee bit better.

Now lets say you are now getting your supply of finished wafers from somewhere. You have to test them. This is done at a Test Foundry thingy. The Wafer Fab Foundry does not do this. So you have to hire STATS or the likes to test your wafers.
Now you need to write the test program, so you have to hire a test guru who is familiar with the test equipment the particular test contractor uses and they are not all the same.
You also have to get the wafers sliced up bonded and assembled. This will cost anywhere from $0.40 - $4.00 per chip. In most cases the Assembly Contractor will do test as well but RF testing is very difficult and you can lose 30% yield because the prober was not set up correctly on monday nightshift because the operator had an almighty row with her partner before leaving for work. And it rained too !

Now you have at least 200 wafers per month with probably 1000 to 12000 chips per wafer depending on their size (the bigger, the more expensive the packaging). More money and we have not sold anything yet !!

Well its 2 years later and the chips are selling well, the RF guru has recovered from his injuries, the Test guy is surfing the web behind your back and the layout guy is busy working because they are really sad that way. All of a sudden your yield drops at the assembly house. Now your losing 50% of every chip to some failure.

You can go back to the Foundry claiming they have a problem that is costing you money and some grief from your customers.
The Foundry will listen symapthetically and then say ........
It must be an assembly of a design fault because no other customer is having a problem on that technology.

At this point you will notice they are reading this off a rather worn laminated card they are trying to hide, because that is what the said to the other customer yesterday.
But you are a small fish and, the motto of every Foundry is :
"the Customer is always first ......... to get the lie about it being a problem unique to their design....."

Now you have to hire a Failure Analysis Expert (nand if you think layout guys are sad .....) and you have to buy him/her a reverse engineering laboratory with electron microscopes, wet chemical etch benches, plasma etchers..... realy cool toys by the way;

This will cost about $3-4M and you have ended up with a mini Fab that goes backwards !!! So much for being a Fabless company.

But life would be so dull if it were easy .................;

Việc bạn định mở công ty làm RF IC ở VN tất nhiên tớ rất ủng hộ nhưng tớ khuyên bạn suy nghĩ cho kỹ. Tớ nghe nói một số việt kiều từng về VN định mở công ty nhưng không thành công. Dù sao bạn cũng có thể học được một số điều để tránh những sai lầm của họ.

Theo tớ làm fabless muốn thành công 50% phụ thuộc vào khách hàng hay nói cách khác bạn có khách hàng hay không. Với các công ty nhỏ bạn nên chọn những niche market để tránh đối đầu với những hãng lớn. Bạn cũng đừng nên làm hàng hóa tiêu dùng vì người tiêu dùng thông thường chỉ thích mua đồ rẻ và bạn sẽ bị áp lực về giá. Tốt nhất bạn nên làm các sản phẩm cho doanh nghiệp hoặc quốc phòng. Tớ biết một hãng nhỏ ở Israel thiết kế chip cho femto cell (giống như BTS của cell phone nhưng ở diện tích rất nhỏ), và một hãng ở Anh làm về IP cho TX và RX với công suất cực thấp. Đây có thể là những mô hình bạn nên tham khảo. Nói chung RF là một mảng rất chuyên biệt và các hãng lớn không thể bao quát hết nên có nhiều đất sống cho các hãng nhỏ. Bắt chước thiết kế RF cũng là một điều cực khó. Tuy nhiên tớ thấy RF bây giờ không còn là tân thế giới như ngày trước nữa. Đã có rất nhiều hãng nhỏ nhảy vào lĩnh vực này và bạn sẽ phải chấp nhận cạnh tranh.

Ngoài khách hàng tớ nghĩ 25% thành công phụ thuộc vào nhân lực. Thiết kế RF theo như tớ biết là một mảng rất khó, còn nhân lực ở VN như thế nào thì không nói mọi người cũng biết. Tớ chẳng có bình luận gì về điều này.

Còn lại 25% tớ nghĩ là tiền. Khả năng bạn làm thành công chip RF trong prototype đầu tiên là rất thấp. Với chip đầu tiên bạn phải test kiểm tra hoạt động sai ở đâu đúng ở đâu, chỗ nào chưa tốt... Có thể bạn phải làm fib chip và có thể phải làm vài ba prototype mới thành công. Điều này nghĩ là không những bạn cần tiền để làm prototype, mà còn cần tiền để mua các thiết bị test cũng như làm board. Ở đây tớ giả thiết bạn có thể vừa thiết kế vừa test.

Chúc bạn thành công.

[hithere123]

Chào bạn Rommel.de và bạn mrvnhien,

... em muốn nhờ bác hướng dẫn một chút về mạch EA (em có gửi kèm ) ...

Lúc đầu bạn mrnvhien nói đó là mạch khuếch đại so sánh, tuy nhiên mạch bạn hỏi lại là mạch EA (error-amp). Chính vì vậy chúng ta cần làm rõ điều này trước đã (đó là lý do mà trong phần trả lời đầu tiên của mình, mình đã nói bạn cần làm rõ mạch của bạn là mạch gì.) Hai mạch này rất khác nhau về mặt ý nghĩa ứng dụng. Ví dụ, mạch khuếch đại so sánh dùng để phát hiện điện áp ngưỡng chẳng hạn nó rất khác với mạch EA dùng để điều khiển cực gate cho Power Mosfet trong ứng dụng LDO. Nói cách khác, điểm hoạt động của mạch EA là hai đầu PN luôn luôn bằng nhau về mặt DC, chúng được thiết kế để có thể làm việc được với deltaVin rất nhỏ và mục đích của nó chính là để khuếch đại sai khác Vin rất nhỏ này. Còn mạch so sánh chúng được thiết kế để làm việc với deltaVin khá lớn. Ngoài ra, đặc tính ra của mạch EA và khuếch đại so sánh cũng khác nhau (mình sẽ trao đổi thêm ở dưới đây.)

... Với thiết kế mạch analog, bạn đem môt số thiết kế chuẩn ra sử dụng lại là tốt nhất. Ở đây là mạch khuyếch đại visai. Bạn chỉ cần điều chỉnh lại giá trị W và L cũng như dòng tham chiếu là đủ.

Hoàn toàn đồng ý với bạn Rommel.de về điểm này. Đây cũng chính là cách làm thông thường của các kỹ sư làm thiết kế. Tuy nhiên bạn mrnvhien vẫn là sinh viên nên chắc không áp dụng được, vì vậy theo mình việc hiểu được mạch và biết cách phân tích mạch chính là mục đích của việc dạy và học trong trường đại học.

... Thứ nhất về khối buffer tớ thấy là không cần thiết. Thông thường các mạch khuyếch đại tín hiệu trong IC chỉ đưa tín hiệu đến ADC, hay các mạch số... có dòng tiêu thụ gần như bằng không. Chỉ duy nhất một trường hợp là nếu bạn làm nguồn (regulator) thì buffer chính là một PMOS hay NMOS. Dòng qua transistor này chính là dòng tải. Trong yêu cầu của bạn không hề nói gì đến dòng tải, cũng như nói về việc sử dụng làm regulator nên tớ cho rằng không cần mạch buffer.

Thứ hai về mạch tham chiếu, đây là công việc của người thiết kế nguồn, không phải công việc của người thiết kế mạch khuếch đại. Nếu bạn chỉ thiết kế mạch khuếch đại thì bạn có thể mặc nhiên coi như đã có một nguồn tham chiếu ví dụ 5uA cấp đến cho bạn. Về việc thiết kế nguồn (đây không phải là việc đơn giản) tớ cũng đã từng nói sơ qua rồi. Người ta dùng mạch bandgap voltage để tạo điện áp chuẩn, đưa đến các regulator cũng như charge pump trong mạch. Từ điện áp chuẩn người ta tạo ra dòng điện chuẩn qua mạch cascode current mirror đưa đến toàn mạch như mạch khuếch đại của bạn. ...

Mình dự là bạn Rommel.de làm việc cho các hãng lớn hoặc các dự án thiết kế lớn nên cần phân chia từng khối chức năng cho nhiêu kỹ sư và các bộ phận chuyên môn khác nhau. Ví dụ có nhóm chỉ làm top level, có nhóm chuyên làm analog ( nguồn, PLL, ADC, ...) có nhóm chuyên làm digital, ... Tuy nhiên với những IC nhỏ, và mạch chỉ đơn giản bằng hai trang giấy chẳng hạn thì chỉ cần một người kỹ sư thực hiện là đủ, vậy người kỹ sư cần phải thiết kế hết tất cả các khối.

Về mạch đệm mình bổ xung thêm thế này. Chức năng của mạch đệm chính là mạch driver, nên không phải chỉ duy nhất một trường hợp làm mạch regulator mới cần mạch đệm. Giả sử, mạch tiếp theo của EA có trở kháng là một tụ khá lớn thì rất cần một mạch đệm dòng. Và thông thường mạch EA cần phục vụ yêu cầu về tải đa dạng hơn tải của mạch khuếch đại so sánh, do đó mạch EA thường khá phức tạp và không mạch nào giống mạch nào, tùy vào từng ứng dụng sẽ có những cấu trúc thiết kế khác nhau.

Về phần bù pha để mạch hoạt động ổn định thì nhất định cần đối với mạch hai tầng, tuy nhiên việc phân tích cần dựa trên cấu trúc mạch và số liệu sau khi xong phần thiết kế DC.

Một vài dòng trao đổi thêm,

Thân mến.

[hithere123]

Chào bạn Rommel.de,

Hiện tại, ở Việt Nam nếu có một tập đoàn chịu đầu tư vào lĩnh vực này thì mình nghĩ những người có trách nhiệm tập đoàn đó là những người có tầm nhìn khá dài đấy. Bạn có đề cập tới yếu tố khách hàng, nhân lực và vốn nên mình có một vài ý kiến trao đổi thế này:

[1] Khách hàng: Chúng ta đừng nghĩ về khách hàng cụ thể vội, hãy nghĩ đơn giản là với thị trường gần 90 triệu dân, hiện đang có nhu cầu cao cho công cuộc công nghiệp hóa và hiện đại hóa, thì theo mình nó đủ sức hấp dẫn với bất kỳ ai, vấn đề là ta có làm ra được sản phẩm hay không và cần xác định sản phẩm đó là gì nữa. --> chúng ta đã có khách hàng, vấn đề lúc này là thuộc về chính chúng ta mà thôi.

[2] Nhân lực: Người Việt Nam trong nước cũng như ở nước ngoài hình như chưa bao giờ bị đánh giá thấp về khả năng, điều này có lẽ mình không cần lấy ví dụ để chứng minh. Do đó, vấn đề lại là ta có tập hợp được hay không mà thôi. --> lại là vấn đề của bản thân chúng ta.

[3] Vốn: Đất nước đã trải qua thời kỳ thiếu ăn, gần 20 năm qua, nền kinh tế tư nhân đã có những bước phát triển đáng kinh ngạc. Nếu bạn ở trong nước thời kỳ này mình nghĩ bạn sẽ có cảm nhận rõ rệt. Ví dụ như bản thân mình, những năm 8x, nhà mình vẫn thiếu ăn, mình chỉ mơ ước đến một tương lai sẽ không bị thiếu ăn nữa, nhưng đến năm 9x mình đã mơ ước đến bao giờ mình mua được cái xe máy, và cho đến những năm 0x này mình đã mơ ước đến khi nào mình mua được cái nhà ở thành phố. Chính vì lý do đấy đến thời điểm hiện tại mình không nghĩ vốn là một vấn đề lớn không thể giải quyết mà vẫn đề là ta có thuyết phục được các nhà đầu tư TRONG NƯỚC đầu tư cho mình làm hay không mà thôi. --> một lần nữa lại là vấn đề của chính chúng ta.

Theo mình, những cuộc gặp mặt như ý kiến bạn arix đề ra là rất đáng quý, những ý kiến, những thông tin của mọi người sẽ được lắng nghe và trao đổi. Biết đâu đấy, chúng ta có thể bắt đầu được một điều gì đó từ những cuộc gặp như thế này phải không bạn. Bản thân mình rất tin là thế hệ chúng ta có thể làm được. Nếu bạn có thể tham gia cuộc gặp mặt, chúng ta sẽ có cơ hội để trao đổi nhiều điều hơn. Rất mong.

Cuối cùng, xin phép gửi tới mọi người lời chúc may mắn và thành công!
Thân mến.

[Rommel.de]

Chào bạn Mrnvhien,

Tớ nghĩ bạn hỏi mọi người xem phải thiết kế mạch như thế nào thì quá chung chung và rất khó cho cả bạn và mọi người trả lời. Tốt nhất là bạn đưa mạch bạn đang thiết kế lên và hỏi những vấn đề bạn không giải quyết được. Các mạch trình bày nói chung là khá tốt trong các sách tiếng Anh. Thiết kế mạch khuếch đại là loại thiết kế cổ điển không có gì khác biệt nhiều. Bạn có thể tìm thấy trong rất nhiều sách.

[arix]

Chào mọi người,

Xin lỗi vì mấy hôm quá bận không trả lời các bạn được liên tục. Rất cảm ơn các đóng góp thẳng thắn và chân tình của các bạn. Mình không ngại đưa plan lên diễn đàn đâu, nhưng muốn các bạn gặp mặt ngoài đời thực và cùng nghe mình trình bày thì sẽ tin tưởng hơn. Sau buổi gặp mặt mình sẽ tổng kết và đưa lên diễn đàn.

Nhân tiện đây hẹn gặp các bạn vào 6h chiều thứ 3 ngày 21/12/2010 tại Cafe Phố Núi trên đường Nguyễn Chí Thanh, đi từ Liễu Giai xuống thì nằm bên tay phải, ngay sau khách sạn Bảo Sơn. Tại đó có chỗ để xe máy, ô tô có thể gửi ngay cạnh. Mong gặp các bạn, càng nhiều càng tốt, chỉ cần có ham thích ngành thiết kế IC này thì tôi nghĩ cũng sẽ thu được ít nhiều kiến thức qua buổi gặp mặt.

Chúc các bạn thành công trong công việc và cuộc sống.

ARIX