Analog IC design

[Rommel.de]

Chào các bạn,

Nhân buổi gặp mặt của anh Arix, tớ thấy mọi người cũng có thể thảo luận trên diễn đàn về suy nghĩ và hướng phát triển cho thiết kế ASIC ở VN. Các bạn sinh viên có thể nói lên suy nghĩ của các bạn về cách dạy ở VN, nguyên vọng của các bạn... Các bạn ở trong nước và ngoài nước có thể chia sẻ thông tin lẫn nhau. Những người quản lý có thể nêu định hướng phát triển. Các suy nghĩ, nhận xét có thể khác nhau tùy theo quan điểm của từng người, từng khía cạnh nhưng tớ hi vọng các thảo luận sẽ không dẫn đến xung đột mà chỉ tăng thêm hiểu biết cho mọi người.

Tớ chỉ là một người thiết kế bình thường, và tớ muốn chia sẻ trước những nhận xét bình thường của tớ. Tớ là một người hơi mang tính bảo thủ. Bảo thủ ở đây theo nghĩa cái gì đang tốt thì vẫn tiếp tục làm và chỉ nâng cấp từng bước để tránh rủi ro sai sót. Tớ nghĩ đây thường là suy nghĩ của người làm trong ngành công nghiệp và thường xung đột với người làm nghiên cứu.

Suy nghĩ trước nhất của tớ là ở nước ngoài làm ASIC design sướng (mà có lẽ ngành công nghệ cao nào làm ở nước ngoài cũng sướng). Lương cao, điều kiện làm việc tốt, cơ sở hạ tầng cho giáo dục y tế tốt... Tớ không biết bay giờ ở VN thế nào nhưng tớ vẫn luôn sợ rằng về VN tớ không tìm được việc làm vì chẳng ai cần đến một người làm thiết kế như tớ. Các bạn bảo tớ không yêu nước tớ cũng chịu nhưng đáng tiếc loại người không yêu nước như tớ lại quá nhiều (nhưng tớ không xuống Bolsa vẫy cờ bao giờ). Sự thật là có quá nhiều người VN (có lẽ thuộc vào loại giỏi) ở lại phục vụ cho "bọn lợn tư bản".

Nói về việc để trở thành người thiết kế giỏi tớ có suy nghĩ như thế này. Nếu các bạn là sinh viên mới ra trường bắt đầu đi làm bạn chắc chắn chưa thể làm việc ngay được. Bạn cần có thời gian để thích nghi và học tập trong môi trường mới. Tuy nhiên trong công ty không ai có thời gian dạy cho bạn. Vì vậy điều quan trọng là các bạn phải nắm vững tất cả các nguyên tắc thiết kế từ mức kiến trúc đến mức layout, cả tương tự và số. Tất cả các thiết kế trong công ty đều dựa trên những nguyên tắc đã được dạy hoặc viết sẵn trong sách. Nếu bạn đã từng được dạy hoặc đọc về nó, các bạn sẽ rất dễ nắm bắt. Ngược lại nếu các bạn chưa từng được biết thì sẽ rất khó vì trong sách giảng về nguyên lý và những phần cơ bản nên dễ nắm bắt hơn nhiều. Tớ nhận thấy sinh viên đại học ở Mỹ chưa đạt đến tầm nắm bắt hết các nguyên lý về mạch. Phần thứ hai là kinh nghiệm. Tớ quan niệm kinh nghiệm không thể học được. Các bạn phải tự mình làm thiết kế và đúc rút kinh nghiệm cho chính mình. Nó cần có thời gian để từ từ ngấm vào người các bạn, để kiến thức và kinh nghiệm của người khác trở thành kiến thức và kinh nghiệm của các bạn. Vì vậy tớ cho rằng người mới dù có sự hướng dẫn cũng không thể làm những việc quan trọng được. Tớ nghĩ suy nghĩ này có phần hơi giống trong quân đội. Đào tạo ra trường các bạn có thể được phong sỹ quan. Nhưng nếu muốn thành tướng chỉ huy thì cần phải trải qua kinh nghiệm đánh nhau rồi thăng tiến từng cấp (Còn vị tướng 4 sao của Triều Tiên thì ngoại lệ).

Làm về thiết kế ASIC tớ thấy rủi ro là điều cần phải hạn nhất. Những ví dụ như Pentium bug và Ariane 5 chắc các bạn đều biết. Tớ thuộc loại bảo thủ nên tớ luôn cho rằng cần phải cải tiến từng bước, làm lại những cái mình đã làm vì những cái mới chứa đựng quá nhiều rủi ro. Tớ lấy một ví dụ để các bạn dễ thấy. Khi Intel đưa ra kiến trúc Core dựa trên kiến trúc Centrino thì AMD thật sự thất thế. AMD muốn dùng kiến trúc Phenom để cạnh tranh nhưng Phenom có quá nhiều khác biệt với kiến trúc cũ. Kết quả là chip Phenom bị đưa ra chậm khoảng 1 năm mà tớ tin chắc là do thiết kế bị lỗi. Sau khi đưa ra chip cũng bị lỗi TLB và chạy chậm hơn chip Athlon khá nhiều (do thiết kế kém trong critical path). AMD thật sự đã bị tổn thất rất nặng trong chuyện này. Trong trường học hay viện nghiên cứu các bạn có thể làm những thứ mới nhất, hiện đại nhất, thất bại cũng không sao. Nhưng trong ngành công nghiệp điều quan trọng bậc nhất là tiền. Bạn mạo hiểm làm một sản phẩm rất innovative, bỏ nhiều tiền để nghiên cứu chế tạo cũng chưa chắc khách hàng đã trả thêm tiền để mua sản phẩm của bạn. Vì thế cứ làm từng bước là tốt nhất.

Tớ cũng thấy trong ngành công nghiệp rất hiếm khi một công ty tuyển người rồi mở ra một hướng phát triển mới. Không có gì đảm bảo một tập thể mới có thể hoạt động tốt và điều này là quá mạo hiểm. Để phát triển thêm một hướng nào đó người ta thường có 2 sự lựa chọn. Thứ nhất họ có thể thuê các công ty khác phát triển hộ. Thứ hai họ mua lại những công ty nhỏ đang làm việc tốt trong lĩnh vực này rồi định lại hướng phát triển. Ví dụ như Apple mua lại PA semi để làm chip A4 cho riêng mình.

Đọc các trình bày của tớ chắc các bạn cũng hiểu vì sao tớ nghĩ rằng dự án của anh Arix quá mạo hiểm. Việc tự thiết kế và chế tạo một thiết bị dù chỉ là một chiếc điện thoại Nokia 500K cũng tiềm ẩn rất nhiều lỗi đối với những người mới bắt đầu. Có lẽ tớ hơi nhiều chuyện khi ngăn cản dự án của anh Arix nên sau bài này tớ sẽ không nhắc đến nữa. Tớ thấy trên báo nhiều người luôn muốn có một chiếc điện thoại mang thương hiệu VN, đây thực sự là những người thích danh. Thời bây giờ điều quan trọng nhất là tiền, làm gì ra tiền cũng được miễn là ra tiền, ở VN hay nước ngoài có quan trọng vậy không. Điều thứ hai phải nói là tại sao chúng ta luôn nghĩ rằng người VN phải làm sản phẩm cho khách hàng VN với một thị trường gần 90 triệu. Chúng ta hay suy nghĩ nên làm sản phẩm bán toàn thế giới và mua sản phẩm từ toàn thế giới. Hiện giờ chúng ta kém thì đi làm thuê cho nước ngoài, giỏi lên thì gia công thiết kế cho nước ngoài (như mấy hãng phần mềm), rồi khá nữa thì tự làm sản phẩm bán ra nước ngoài. Nói đơn giản là làm từ đơn giản đến phức tạp và phát triển từng bước.

Để đuổi kịp các nước tớ cho rằng cách nhanh nhất là copy hay nói thẳng ra là ăn cắp thiết kế của nước ngoài. Về giáo dục chúng ta có thể copy sách, báo, phần mềm, bài giảng của nước ngoài về giảng lại cho sinh viên. Về thiết kế, chúng ta cũng có thể copy phần mềm và các thiết kế. Tầu bây giờ ăn cắp thành thần rồi và bị rất nhiều nước lên án. Nhưng trước đây thời chiến tranh lạnh Mỹ, Liên Xô cũng là chuyên gia ăn cắp, cuối thế kỉ 19 đầu thế kỉ 20 Nhật cũng là chuyên gia ăn cắp. VN có bị mang tiếng xấu một chút cũng đành chịu.


Hi vọng các bạn sẽ đóng góp nhiều ý kiến.

[hithere123]

Chào mọi người,

Mình đưa lên diễn đàn thông tin về dự án của anh Arix chỉ đơn thuần như một phần trong một bản tóm tắt về buổi gặp mặt hôm đó vì anh Arix đã thông qua diễn đàn thông báo về buổi gặp mặt và mình cũng có hứa trên diễn đàn là sẽ tham gia. Như vậy sẽ không làm đứt quãng mạch thảo luận trong luồng này, việc gì cũng nên có đầu có đuôi phải không các bạn? Do đó, mình hoàn toàn đồng ý với bạn Rommel.de là chúng ta có thể từ đây nói rộng ra, thảo luận về lĩnh vực này ở Việt Nam và không nên bàn thêm về dự án cụ thể của anh Arix nữa, bởi nói cho đến câu cùng ý tận thì sẽ thành những thiên kiến chủ quan, nhất là chúng ta lại không phải là người trực tiếp thực hiện và cũng không có đầy đủ thông tin.

Nói thêm một chút về tính "bảo thủ" mà bạn Rommel.de đề cập trong thiết kế. Khía cạnh bạn đề cập tới gần như là trở thành nguyên tắc với những người làm thiết kế tương tự như mình. Ở những công ty làm thiết kế, sản phẩm đã bán được rồi và đã mass production rồi, tức là thực tế chứng minh rồi thì những phát triển tiếp theo của nó chúng ta bất đắc dĩ lắm mới phải thay đổi mà thôi. Bất đắc dĩ lắm ở đây có thể ví dụ như chuyển công nghệ, công nghệ mới không có một vài linh kiện đang dùng như trong công nghệ cũ do đó bắt buộc phải sửa đổi, tuy nhiên dạng này cùng lắm cũng chỉ đổi 30% mạch là cùng. Đó chính là lý do mình nói gần như tính "bảo thủ" trở thành nguyên tắc với kỹ sư và re-use luôn luôn đứng trên lựa chọn tìm một cách thiết kế khác. Thông thường đối với các sản phẩm mới sẽ bán ra trong năm nay thì thực chất nó đã được làm từ 2,3 năm trước đó rồi, và với các sản phẩm mới hoàn toàn thì thường sẽ làm test chip trước. Ở công ty mình mỗi năm có 1 test chip để thử những cái mới (công nghệ mới, mạch mới, ...) nói chung là trước khi đưa bất cứ cái gì mới vào sản phẩm mass production thì tất cả đều đã được chứng minh silicon chạy rồi.

Tuy nhiên, cần nói thêm ở một khía cạnh khác nữa, đó là sự khởi đầu, với một công ty khởi đầu thì họ chưa có gì để re-use, gần như là mới 100% thì phải làm sao? Ở đây, nó có liên quan tới việc copy mà bạn Rommel.de có đề cập ở trên. Giả sử ta có thể copy được nhưng nếu ta copy 100% mình dám chắc sẽ thất bại vì gần như copy 100% là không thể, ngay cả khi có thể đi chăng nữa thì sản phẩm ta làm ra cũng không thể bằng nơi ta đã copy. Vì vậy, theo mình ta nên hiểu copy ở một nghĩa khác đó là chúng ta làm giống cách họ đã thành công và thêm giá trị của ta vào để ta có thể thành công như họ. Nói cách khác, mình không ủng hộ cách "ăn cắp" thiết kế và với mình cách này rủi ro còn cao hơn là cách ta tự làm. Tự làm ở đây nghĩa là nguyên lý ta biết rồi, giống như của họ, nhưng là tự ta phân tích thiết kế ra cái ta cần. Vì vậy re-use ở đây chỉ mang tính là re-use về cách làm và nó vẫn tuân thủ nguyên tắc bảo thủ ở trên.

Tiếp đến mình muốn giải thích thêm tại sao mình nói tới 90 triệu dân Việt Nam. Trong kinh doanh, một sản phẩm muốn thành công thì người làm ra sản phẩm đó cần biết khách hàng của họ đang cần cái gì. Vậy thì tại sao chúng ta lại không làm ra một sản phẩm cho chính chúng ta trước vì có ai hiểu người dân Việt Nam hơn chính người Việt Nam đâu. Các công ty nước ngoài đang phải bỏ ra rất nhiều tiền để tìm hiểu xem chúng ta đang cần gì cơ mà, chúng ta có lợi thế, tại sao chúng ta lại không làm. Đồng ý bây giờ là toàn cầu nhưng không hoàn toàn là cào bằng, lợi nhất thì vẫn bay về phía "ông chủ" và thiệt thòi nhât vẫn là những người "làm công". Mình đã dùng hàng của nước ngoài lâu rồi và cũng đã đến lúc mình cần bắt đầu tham gia làm ông chủ nếu mình muốn giàu lên. Nhưng lĩnh vực IC lại có tính đặc thù riêng, người tiêu dùng hiện chưa cần tới IC mà cần những sản phẩm ứng dụng cụ thể nên mình vẫn bảo lưu quan điểm muốn phát triển lĩnh vực IC ở Việt Nam thì Việt Nam cần phải phát triển application trước đã. Mọi người nghĩ thế nào về điểm này?

Mong là sẽ được chia sẻ nhiều thêm nữa những ý kiến từ các bạn.

Thân mến.

[Rommel.de]

Chào bạn Hithere123,

Tớ cũng đồng ý với bạn là người dùng VN có lẽ chưa cần đến những IC riêng mà cần những ứng dụng cho riêng mình. Vậy nên việc phát triển những ứng dụng như software, firmware phù hợp hơn. Nhưng việc phát triển phần cứng thì cũng nên làm từ bây giờ và làm từng bước vì để đuổi kịp các nước VN cũng cần có thời gian.

Ứng dụng rõ nhất cho thiết kế ASIC ở VN tớ thấy có lẽ là quân sự. Nhiều thiết bị quân sự VN không thể mua được dù có tiền. Tớ nhận thấy các thiết bị quân sự VN có từ thời XHCN có thể đem ra cải tiến thêm vào phần cứng ASIC, phần mềm và kết hợp với công nghệ điều khiển tự động. Những thiết bị điện tử analog sử dụng linh kiện rời rạc có thể được cải tiến và thay thế. Nhân tiện tớ cũng muốn nói FPGA rất hiếm khi được sử dụng cho các thiết bị quân sự và hàng không. Nguyên nhân là chip FPGA sử dụng SRAM cell để tạo mạch lookup table, mà SRAM cell rất dễ bị soft-error nên độ tin cậy thấp. ASIC là cách tốt nhất. Các chip yêu cầu độ ổn định cao nhiều khi cũng không sử dụng cache, và nếu như dùng cache người ta cũng đã có sử dụng mã sửa lỗi nên không nguy hiểm như dùng FPGA.

Ngoài ra VN có thể gia công thiết kế cho nước ngoài. Mặc dù trình độ chúng ta có thể không bằng họ nhưng cũng có một số điểm chúng ta có ưu thế. Thứ nhất chúng ta không tốn tiền phần mềm. Theo tớ biết tiền trả license phần mềm cao hơn nhiều lần tiền trả lương cho người thiết kế. Như vậy chúng ta có thể sử dụng chiến lược cạnh tranh về giá để tìm kiếm khách hàng. Điểm thứ hai là chúng ta có nhân lực về mặt số lượng. Một nhóm thiết kế ở nước ngoài cũng chỉ thường hai ba chục người. Có nhiều công việc tốn thời gian, và đơn giản, họ có thể đưa chúng ta gia công ví dụ như verification, hay layout. Hiện nay thiết kế full-custom design ít được sử dụng vì thời gian thiết kế lâu nhưng đây vẫn là cách thiết kế hiệu quả nhất cả về mặt hiệu suất, tiêu thụ năng lượng cũng như kinh tế (nhỏ gọn). Như vậy với nguồn nhân lực dồi dào, sử dụng phần mềm miễn phí, chúng ta cũng có thể tạo nên những sản phẩm có tính cạnh tranh bằng việc hướng đến thiết kế full-custom. Nhân tiện tớ cũng muốn nói các bạn đừng nghĩ full-custom là cổ. Các hãng làm vi xử lý hay bộ nhớ đều dùng phương pháp này vì họ bán sản phẩm với số lượng lớn nên tiết kiệm dù chỉ 1 USD, cũng là rất lớn nhiều hơn công sức phải bỏ ra, hiệu suất sản phẩm lại cực cao.

Hi vọng các bạn sẽ có thêm góp ý.

[hithere123]

Chào các bạn,

Nhân tiện bạn Rommel.de có đề cập tới các ứng dụng trong lĩnh vực quân sự, mình cũng muốn chia sẻ một vài điều.

Liên quan đến IC trong lĩnh vực quân sự, có lẽ mình nên chia ra làm hai mảng, trang thiết bị phục vụ huấn luyện và trang thiết bị dùng trong chiến đấu. Riêng về trang thiết bị dùng trong chiến đấu theo mình tuyết đối không nền dùng IC thương mại. Vì IC dùng cho mục đích quân sự có những đặc thù rất riêng, nếu muốn tự làm bắt buộc mình phải đầu tư fab, đơn cử thế này, trong IC thương mại thông thường những linh kiện mosfet được chế tạo trên (trong) miếng wafer pha tạp như chúng ta đã biết nhưng trong IC quân sự các mosfet được "cấy" trên những miếng wafer chuyên biệt chỉ làm chức năng "đế" thuần túy, các mosfet loại này gần như là lý tưởng (cách ly hoàn toàn) và không có chuyện có linh kiện ký sinh npnp như trong các IC thông thường. Mình có được nghe qua mạch khuyếch đại và giao tiếp thông tin trong xe tăng, toàn là mạch tương tự dùng linh kiện rời rạc thôi và bây giờ cũng hỏng nhiều rồi, nhưng muốn sửa nó hoặc nâng cấp để tiếp tục phục vụ chiến đấu là không hề đơn giản chút nào vì nhiễu nền khi xe tăng hoạt động cao hơn rất nhiều lần tín hiệu tiếng nói. Có bạn nào đã từng ngồi trong xe tăng thì sẽ hiểu nó ồn đến cỡ nào. Theo ý kiến chủ quan của mình, nếu chưa chủ động về công nghệ (fab) thì có lẽ không nên nghĩ đến việc làm IC cho mảng này

Tuy nhiên, với các trang thiết bị phục vụ công tác huấn luyện thì mình ủng hộ có thể dùng FPGA để tự làm cho chủ động vì đi mua thì cũng mất nhiều tiền lắm. Hiện nay cũng có nhiều đề tài, nhiều nghiên cứu từ các viện, trường, trung tâm về hướng này. Ví dụ như hiện có đề tài liên quan tới phát triển máy bay không người lái cũng thú vị nhưng cũng không liên quan tới việc thảo luận về IC ở đây nên mình cũng không muốn đi sâu thêm. Một lần nữa, làm IC phục vụ cho mảng này thì hiện có lẽ không kinh tế bằng đi mua.

Một vài dòng trao đổi thêm trong ngày cuối năm 2010,

Thân mến.

[Rommel.de]

Chào các bạn,

Bạn Hithere123, bạn có thể giới thiệu một chút về công nghệ làm IC cho các thiết bị quân sự được không. Việc dùng wafer làm đế thuần tùy tớ hoàn toàn không biết và đây là lần đầu tiên tớ mới nghe bạn nhắc đến. Bạn có thể nói rõ hơn về ích lợi và cách làm loại này được không.

Nhân tiện nói về đế, tớ giới thiệu với các bạn một chút hiểu biết của tớ. Theo như tớ biết thì những công nghệ IC mới hiện nay có process variation khá cao mà nguyên nhân chủ yếu là do sự thay đổi (variation) trong độ pha tạp của đế. Có 2 loại đế: loại thứ nhất là dùng ngay miếng wafer đã pha tạp thấp, và loại thứ 2 là tạo well ví dụ N-well. Transistor loại thứ nhất có chất lượng tốt hơn loại thứ 2 vì nồng độ pha tạp của đế được tạo nên ngay từ khi kéo wafer; trong khi đó loại thứ 2 lại được tạo ra do việc bắn chùm ion. Độ đồng đều của bắn chùm ion thường kém hơn đồng thời bên trong tinh thể có chứa cả phân tử nhóm 3 (tạo wafer loại p) lẫn phân tử nhóm 5 (tạo n-well). Vì vậy với công nghệ hiện nay NMOS được tạo trên wafer loại p có chất lượng tốt hơn PMOS được tạo nên trên n-well.

Ngoài Bulk-silicon, người ta còn sử dụng công nghệ SOI. Công nghệ này được AMD và IBM sử dụng nhiều nhưng không phổ biết với các hãng khác. Transistor sử dụng SOI có thể coi như đế hoàn toàn cách ly nhưng công nghệ này rất đắt. Nếu tớ không nhầm thì người ta phải sử dụng 2 miếng wafer, miếng thứ nhất được tạo một lớp Si02 trên bề mặt rồi đem miếng thứ 2 dính lên trên mặt miếng thứ nhất. Sau cùng người ta mài mỏng miếng thứ 2 để lớp silic mỏng tới mức các cực drain, source sau khi tạo ra sẽ tiếp xúc thẳng xuống lớp oxid bên dưới. Vì công nghệ này ít được dùng nên giá thành nó lại càng cao. Theo quan điểm của tớ thì lợi ích của công nghệ này không tương xứng với giá thành của nó.

Bây giờ nói về ảnh hưởng của việc các transistor sử dụng chung đế. Tớ không làm về analog nên hiểu biết của tớ có thể không đầy đủ nhưng tớ thấy việc dùng chung đế chỉ gây ra body effect, và nhiễu cho mạch tương tự. Body effect là do điện áp của source và bulk không bằng nhau. Hiện tượng này người ta đã nghiên cứu nhiều trong các thiết kế mạch rồi. Việc nhiễu ở đế ta cũng có thể hạn chế bớt bằng việc sử dụng guard ring. Bạn Hithere123 nói công nghệ cho IC quân sự phải cách ly đế không biết có phải vì họ muốn hạn chế nhiễu này hay không? Còn về IC số người ta chỉ quan tâm đến mạch có chạy đúng "0", "1" hay không nên việc sử dụng chung đế gần như không có ảnh hưởng gì. Lớp đế tạo một p-n junction với cực source, và drain nên làm chậm transistor lại (do điện dung ký sinh). Ngoài ra với transistor lại IO pin, người ta phải thiết kế đặc biệt để phòng latch-up. Các transistor NMOS, và PMOS phải được tách riêng để tương đối xa nhau và sử dụng guard ring để ngăn cách. Cực gate của chúng được nối với nhau bằng đường kim loại thay vì poly vì lớp poly không thể cắt ngang qua guard ring. Ngoài ra tớ không thấy chúng có ảnh hưởng gì nữa.

Nói về làm các thiết bị cho quân sự, tớ thấy điểm khác biệt lớn nhất là tính ổn định. Cái này cũng dễ hiểu thôi vì các thiết bị dân dụng nếu có vấn đề gì thì cũng không sao nhưng thiết bị quân sự thì khác. Cái xe hơi của bạn chẳng may chết máy bạn có thể gọi người đến sửa nhưng cái xe tăng ra trận mà chết máy thì xong rồi. Hay tớ lấy một ví dụ khác thực tế hơn. Thời chiến tranh VN quân miền bắc dùng AK47 còn quân miền nam dùng M16. M16 ra đời sau học tập thiết kế của AK47, lại do Mỹ chế tạo nên tinh xảo hiện đại hơn. Tuy nhiên AK47 thật không khác gì một cục sắt vô cùng bền chắc quăng quật đi rừng lội nước thế nào cũng bắn được. Trong khi đó M16 thì cần chăm chút bảo quản nếu không rất dễ kẹt đạn. Ở nhà bắn chơi thì không sao chứ ra trận mà kẹt đạn thì khả năng mình bị ăn đạn là quá cao. Do vậy tớ thấy thiết bị quân sự chỉ khác thiết bị dân sự ở điểm là nó rất ổn định trong mọi điều kiện hoạt động.

Tớ hoàn toàn không biết mạch analog thì người ta sử dụng phương pháp gì để nâng tính ổn định, còn với digital họ cũng có vài phương pháp đơn giản. Lỗi trong digital có thể xảy ra do defect hoặc bit-error. Những công nghệ mới hiện nay có độ ổn định kém nên để giảm lỗi defect người ta đề xướng "design for fabrication" ví dụ như làm lớn các đường kết nối và khoảng cách giữa chúng, tăng số lượng via trong kết nối... Để giảm bit-error người ta chia ra loại do mạch nhớ (sequence logic) như flip-flop, SRAM cells... và loại do combinational logic. Ngoài ra IC trong quân sự có khoảng nhiệt độ làm việc rộng hơn IC thương mại nhất là vùng nhiệt độ cao. Cái này không hẳn do công nghệ chế tạo hay thiết kế khác biệt mà do IC sản xuất ra có chất lượng khác nhau. Ví dụ như chip máy tính của các bạn có loại chạy tốc độ 2 GHz, có loại chạy 2.5 GHz, có loại chạy 3 GHz vậy. Người ta chỉ dùng những IC tốt nhất cho quân sự nên khoảng làm việc của chúng rộng hơn không có gì lạ. Ngày trước tớ từng đọc về thiết kế với độ ổn định cao nhưng do không làm nên bây giờ quên gần hết. Tuy vậy tớ cho rằng công nghệ IC thông thường hiện nay đáp ứng được yêu cầu để làm các chip cho lĩnh vực quân sự nhưng thiết kế thì cần phải làm riêng không nên dùng IC thương mại cho mục đích quân sự.

Việc VN dùng FPGA cho thiết bị quân sự xét về lý là không đúng nhưng do mình nghèo, công nghệ lạc hậu nên đúng là phải sử dụng. Ngay cả việc sử dụng xe tăng, máy bay chiến đấu từ cách đây mấy chục năm cũng đi ngược lại với yêu cầu về tính ổn định cho các thiết bị quân sự (vậy nên lâu lâu lại nghe tin VN rơi máy bay MIG). Xét về mặt công nghệ thì tớ cho rằng các thiết bị điện tử cho quân sự hiện nay của VN cần phải được nâng cấp và thay mới bằng ASIC và thiết kế riêng dành cho quân sự. Còn xét về tất cả các mặt thì bạn Hithere123 nói đúng, VN ta còn quá nghèo để có thể làm như vậy.

Các bạn cũng hãy nêu ý kiến của mình về việc VN gia công thiết kế cho nước ngoài, cũng như việc thiết kế full-custom các IP core để bán. Sẽ có lợi nếu chúng ta cùng phân tích các ưu điểm nhược điểm cũng như cách khắc phục để ngành ASIC của VN nói chung và những người thiết kế như chúng ta nói riêng tự hoàn thiện.

[hithere123]

Chào các bạn, chào bạn Rommel.de,

Thực tình lĩnh vực quân sự mình không đi sâu nên chỉ biết trong phạm vi rất giới hạn, mình sẽ cố gắng làm rõ những điểm mình nói ở bài viết trước của mình:

Bạn Hithere123, bạn có thể giới thiệu một chút về công nghệ làm IC cho các thiết bị quân sự được không. Việc dùng wafer làm đế thuần tùy tớ hoàn toàn không biết và đây là lần đầu tiên tớ mới nghe bạn nhắc đến. Bạn có thể nói rõ hơn về ích lợi và cách làm loại này được không.

Dùng wafer làm đế thuần túy chính là mình nói tới dạng này:

Ngoài Bulk-silicon, người ta còn sử dụng công nghệ SOI. Công nghệ này được AMD và IBM sử dụng nhiều nhưng không phổ biết với các hãng khác. Transistor sử dụng SOI có thể coi như đế hoàn toàn cách ly nhưng công nghệ này rất đắt. Nếu tớ không nhầm thì người ta phải sử dụng 2 miếng wafer, miếng thứ nhất được tạo một lớp Si02 trên bề mặt rồi đem miếng thứ 2 dính lên trên mặt miếng thứ nhất. Sau cùng người ta mài mỏng miếng thứ 2 để lớp silic mỏng tới mức các cực drain, source sau khi tạo ra sẽ tiếp xúc thẳng xuống lớp oxid bên dưới. Vì công nghệ này ít được dùng nên giá thành nó lại càng cao. Theo quan điểm của tớ thì lợi ích của công nghệ này không tương xứng với giá thành của nó.

Ý mình nói wafer làm đế thuần túy là với SOI mos, người ta dùng wafer thông thường để làm đế theo đúng nghĩa đơn thuần là đế của nó. Tức là với miếng wafer thông thường người ta sẽ tiến hành oxi hóa trên toàn wafer tạo thành lớp oxit khá dày ( ~x00nm) sau đó là cấy một lớp Si lên trên, tiếp đến là tạo cực drain và source lên lớp Si này với đặc điểm là chiều sâu của cực drain và source chạm tới lớp oxit trên miếng wafer đế. Bằng cách này thì giữa các linh kiện với linh kiện và giữa linh kiện và đế được cách ly hoàn toàn. Về mặt điện thì linh kiện gần như là lý tưởng.

- Công nghệ dạng này được dùng trong lĩnh vực quân sự bởi dòng leakage cực kỳ nhỏ, yếu tố này cũng cực kỳ quan trọng trong ứng dụng quân sự vì đa số thiết bị trong quân sự là dùng pin (các bạn cứ thử tưởng tượng quả thủy lôi nằm dưới nước hơn 30 năm vẫn phát nổ khi cần như thường thì sẽ thấy yếu tố này nó quan trọng cỡ nào, )

- Bổ xung thêm một đặc tính điện mà được hạn chế rất tốt trong linh kiện soi là tụ điện ký sinh giữa drain/source với đế thấp hơn nhiều so với mos thông thường.

Bây giờ nói về ảnh hưởng của việc các transistor sử dụng chung đế. Tớ không làm về analog nên hiểu biết của tớ có thể không đầy đủ nhưng tớ thấy việc dùng chung đế chỉ gây ra body effect, và nhiễu cho mạch tương tự. Body effect là do điện áp của source và bulk không bằng nhau. Hiện tượng này người ta đã nghiên cứu nhiều trong các thiết kế mạch rồi. Việc nhiễu ở đế ta cũng có thể hạn chế bớt bằng việc sử dụng guard ring. Bạn Hithere123 nói công nghệ cho IC quân sự phải cách ly đế không biết có phải vì họ muốn hạn chế nhiễu này hay không? Còn về IC số người ta chỉ quan tâm đến mạch có chạy đúng "0", "1" hay không nên việc sử dụng chung đế gần như không có ảnh hưởng gì. Lớp đế tạo một p-n junction với cực source, và drain nên làm chậm transistor lại (do điện dung ký sinh). Ngoài ra với transistor lại IO pin, người ta phải thiết kế đặc biệt để phòng latch-up. Các transistor NMOS, và PMOS phải được tách riêng để tương đối xa nhau và sử dụng guard ring để ngăn cách. Cực gate của chúng được nối với nhau bằng đường kim loại thay vì poly vì lớp poly không thể cắt ngang qua guard ring. Ngoài ra tớ không thấy chúng có ảnh hưởng gì nữa.

Theo mình, những đặc điểm bạn nói ở trên chưa phản ánh hết tác dụng của các thành phần ký sinh trong linh kiện mos đối với mạch tương tự. Với các linh kiện chỉ đơn thuần cách ly bằng phân cực ngược tiếp giáp pn (vòng ring cũng chính là kiểu cách ly bằng phân cực ngược tiếp giáp pn) sẽ sinh ra khá nhiều phiền phức liên quan tới độ ổn đinh, như breakdown/latch-up (với soi đảm bảo không có latch-up), tụ điện ký sinh (rất mệt khi xử lý nhiễu). Với các mạch tương tự hiện nay, khi mô phỏng back annotation, phần mềm mới chỉ đưa các yếu tố ký sinh thụ động (điện trở + tụ điện) vào để mô phỏng và kết quả mô phỏng này đã khác với mạch không có các thành phần ký sinh khá nhiều. Đấy là chưa kể tới, các phần mềm hiện nay vẫn chưa thể cho ra các thành phần ký sinh tích cực ảnh hưởng tới mạch điện do đó người kỹ sư vẫn chưa có cách nào đảm bảo thiết kế của mình được, phải dựa vào kinh nghiệm rất nhiều. Mình nói như vậy để thấy rằng với mạch tương tự, mấy anh ký sinh này rất mệt, hay làm cho kỹ sư đau đầu khi debug silicon khi kết quả đo được không giống mô phỏng. Ngoại trừ lỗi do thiết kế thì gần như các lỗi silicon kiểu này là do yếu tố ký sinh. Và các yếu tố ký sinh này ảnh hưởng tới độ ổn định khi hoạt động của linh kiện, chính vì vậy với IC cho lĩnh vực quân sự người ta thường dùng các linh kiện "đúng" với sách giáo khoa nhất (ít rủi ro hơn.)

Tớ hoàn toàn không biết mạch analog thì người ta sử dụng phương pháp gì để nâng tính ổn định, còn với digital họ cũng có vài phương pháp đơn giản. Lỗi trong digital có thể xảy ra do defect hoặc bit-error. Những công nghệ mới hiện nay có độ ổn định kém nên để giảm lỗi defect người ta đề xướng "design for fabrication" ví dụ như làm lớn các đường kết nối và khoảng cách giữa chúng, tăng số lượng via trong kết nối... Để giảm bit-error người ta chia ra loại do mạch nhớ (sequence logic) như flip-flop, SRAM cells... và loại do combinational logic. Ngoài ra IC trong quân sự có khoảng nhiệt độ làm việc rộng hơn IC thương mại nhất là vùng nhiệt độ cao. Cái này không hẳn do công nghệ chế tạo hay thiết kế khác biệt mà do IC sản xuất ra có chất lượng khác nhau. Ví dụ như chip máy tính của các bạn có loại chạy tốc độ 2 GHz, có loại chạy 2.5 GHz, có loại chạy 3 GHz vậy. Người ta chỉ dùng những IC tốt nhất cho quân sự nên khoảng làm việc của chúng rộng hơn không có gì lạ. Ngày trước tớ từng đọc về thiết kế với độ ổn định cao nhưng do không làm nên bây giờ quên gần hết. Tuy vậy tớ cho rằng công nghệ IC thông thường hiện nay đáp ứng được yêu cầu để làm các chip cho lĩnh vực quân sự nhưng thiết kế thì cần phải làm riêng không nên dùng IC thương mại cho mục đích quân sự.

Đây đơn thuần là về mặt chế tạo còn ở mức cao hơn, cách để kiểm soát tính ổn định khi thiết kế mạch là tuân thủ quy tắc "simple is the best". Và làm IC (layout) cho lĩnh vực quân sự rất "sướng" vì không phải lo về diện tích, đặt linh kiện và nối dây theo nguyên tắc tối ưu nhất về mặt điện hay nói cách khác làm cho mạch layout và mạch nguyên lý giống nhau nhất có thể.

Việc VN dùng FPGA cho thiết bị quân sự xét về lý là không đúng nhưng do mình nghèo, công nghệ lạc hậu nên đúng là phải sử dụng. Ngay cả việc sử dụng xe tăng, máy bay chiến đấu từ cách đây mấy chục năm cũng đi ngược lại với yêu cầu về tính ổn định cho các thiết bị quân sự (vậy nên lâu lâu lại nghe tin VN rơi máy bay MIG). Xét về mặt công nghệ thì tớ cho rằng các thiết bị điện tử cho quân sự hiện nay của VN cần phải được nâng cấp và thay mới bằng ASIC và thiết kế riêng dành cho quân sự. Còn xét về tất cả các mặt thì bạn Hithere123 nói đúng, VN ta còn quá nghèo để có thể làm như vậy.

Bàn thêm về khía cạnh trên có lẽ không phù hợp ở luồng thảo luận này nên mình nghĩ mọi người cùng nhau phân tích và đưa ra những ý kiến như bạn Rommel.de gợi ý dưới đây:

Các bạn cũng hãy nêu ý kiến của mình về việc VN gia công thiết kế cho nước ngoài, cũng như việc thiết kế full-custom các IP core để bán. Sẽ có lợi nếu chúng ta cùng phân tích các ưu điểm nhược điểm cũng như cách khắc phục để ngành ASIC của VN nói chung và những người thiết kế như chúng ta nói riêng tự hoàn thiện.

Rất mong.

[Rommel.de]

Chào các bạn,

Tớ muốn làm rõ một chút điểm bạn Hithere nói:

Tức là với miếng wafer thông thường người ta sẽ tiến hành oxi hóa trên toàn wafer tạo thành lớp oxit khá dày ( ~x00nm) sau đó là cấy một lớp Si lên trên, tiếp đến là tạo cực drain và source lên lớp Si này với đặc điểm là chiều sâu của cực drain và source chạm tới lớp oxit trên miếng wafer đế.

Tớ sợ rằng một số bạn sinh viên hoặc những bạn mới làm về ASIC có thể hiểu lầm ý của bạn Hithere123 về công nghệ SOI. Lớp Silicon được phủ lên trên bề mặt lớp oxide không phải sử dụng công nghệ epitaxi hay bốc hơi hóa học như các lớp kim loại vì lớp silicon để tạo transistor phải là loại đơn tinh thể. Nếu bạn dùng công nghệ epitaxi thì chỉ tạo được một lớp silicon vô định hình. Silicon đơn tinh thể chỉ được tạo ra trong quá trình kéo wafer vì vậy việc tạo lớp oxide bên dưới chỉ có 2 cách làm. Cách thứ nhất là bắn các phân tử oxi vào sâu bên trong tấm silic sau đó gia nhiệt để tạo lớp oxide bên trong. Tuy nhiên phương pháp này làm hỏng cấu trúc tinh thể trên bề mặt nên hiện nay người ta không còn dùng. Cách thứ hai như tớ nói đó là gắn 2 wafer vào với nhau.

Tớ nghĩ bạn Hithere123 có lẽ hơi nhầm khi nói công nghệ SOI có dòng điện dò cực kỳ nhỏ. Thật ra công nghệ SOI gần như không có dòng điện dò từ cực drain và source vào cực bulk như công nghệ bulk-silicon nhưng dòng sub-threshold và dòng gate leakage thì vẫn vậy và hiện nay 2 dòng dò này mới là chủ yếu. Bởi vậy nên các bạn thấy vi xử lý của AMD không tiết kiệm điện hơn vi xử lý của Intel mặc dù AMD dùng công nghệ SOI còn Intel dùng Bulk-silicon. Nhân tiện nói về dòng dò, tớ thấy 2 công nghệ mới của Intel là high-k dielectric và metal gate mới thật sự là những công nghệ hay. Công nghệ high-k dielectric bắt nguồn từ các hãng làm DRAM sử dụng chất có hằng số điện môi cao để làm tụ điện. Hiện nay người ta phủ một lớp chất có hằng số điện môi cao này lên trên lớp SiO2 để tạo cực gate. Như vậy với cùng một giá trị điện dung, người ta có thể làm dày lớp cách điện dẫn đến dòng gate leakage giảm theo hàm mũ. Giá trị điện dung cần phải giữ cố định vì điện tích tụ tập bên dưới lớp đế là do tụ điện này tạo nên và chính nó tạo nên kênh dẫn cho transistor. Nếu tớ không nhầm thì hiện nay người ta đã làm những vật liệu có hằng số điện môi trên 20, và vấn đề gate leakage current gần như được giải quyết hoàn toàn.

Còn công nghệ metal gate được sử dụng để làm giảm dòng sub-threshold. Nguyên lý của nó cũng tương đối đơn giản. Nếu các bạn nhìn vào biểu đồ điện áp vẽ theo các mức năng lượng trong bán dẫn, các bạn sẽ thấy điện áp đặt lên cực gate của transistor được chia thành 3 phần. Phần thứ nhất nằm trên lớp polysilicon của cực gate, phần thứ 2 nằm trên lớp SiO2 của tụ, và phần thứ 3 nằm trên lớp silicon của đế. Phần thứ 3 mới là phần quan trọng nhất vì chính nó tạo ra kênh dẫn hay nói cách khác chính nó đã chuyển bán dẫn từ n sang p và ngược lại. Khi sử dụng metal gate, phần điện áp trên lớp polysilicon bị loại bỏ vì điện áp bên trong kim loại luôn bằng 0. Chính vì vậy threshold voltage giảm xuống. Hoặc người ta có thể thay đổi độ pha tạp của đế để giữ nguyên mức điện áp threshold voltage nhưng khi đó dòng sub-threshold lại giảm đi khá nhiều. Công nghệ metal gate này tương đối đắt đỏ vì sau khi tạo source, drain, người ta phải bóc bỏ lớp polysilicon tạo cực gate và thay vào bằng lớp kim loại. Bên cạnh đó phương pháp này cũng không giải quyết triệt để dòng sub-threshold. Tuy vậy tớ tin rằng các hãng sẽ sớm sử dụng cả 2 công nghệ này vào những thế hệ IC mới.

Việc loại bỏ dòng sub-threshold người ta mong chờ nhất là dùng FIN FET. Tuy nhiên công nghệ này chưa chín muồi nên tớ không muốn giới thiệu với các bạn. Tớ giới thiệu với các bạn thêm một cách nữa được các hãng làm DRAM sử dụng. Samsung gọi công nghệ này là "Recess Channel Array Transistor" còn Qimonda gọi công nghệ này là "Burried word-line". Theo đó cực gate không phải được tạo ra bên trên bề mặt lớp silicon mà người ta dùng plasma để đào một rãnh trên bề mặt lớp silicon, tạo cực gate rồi phủ lại. Ưu điểm lớn nhất của công nghệ này là làm word-line và bit-line cách xa nhau nên giảm được parasitic capacitance của bit-line. Ngoài ra do cực gate nằm giữa source và drain, nên điện tử không thể chạy thẳng giữa 2 cực source và drain như trước nữa. Thay vào đó nó phải chạy vòng xuống bên dưới cực gate. Chính điều này làm giảm dòng sub-threshold nhưng nó cũng làm cho chiều dài kênh dẫn tăng lên nên không được sử dụng cho công nghệ logic.

Lại nói về công nghệ SOI. Ngoài lý do công nghệ này đắt đỏ, người thiết kế không muốn sử dụng công nghệ này vì nó có hiệu ứng "Floating body effect". Ta thấy rõ ràng transistor dùng công nghệ SOI không có chỗ nào để nối cực bulk. Chính vì thể threshold voltage của nó thay đổi do hiệu ứng body effect và thay đổi này có tính chất nhớ. Nói cách khác threshold voltage của transistor phụ thuộc vào trạng thái hoạt động của transistor vào thời điểm trước đó. Tớ không làm về SOI nên không biết chính xác nhưng đây thật sự là một thách thức lớn với những người thiết kế. Theo suy nghĩ của tớ thì việc sử dụng SOI cho thiết kế tương tự chưa chắc đã lý tưởng như bạn Hithere123 nói và hoạt động của mạch thật và chạy mô phỏng chưa chắc đã hoàn toàn giống nhau.

[hithere123]

Chào bạn Rommel.de,

Với công nghệ SOI mình mới chỉ dừng lại ở bước mô phỏng công nghệ (thay đổi bề dày gate oxide, nồng độ source/drain, chiều dài kênh, ...) một linh kiện SOI mục đích thỏa mãn sự tò mò về đặc tính điện của loại này chứ chưa hề thiết kế một mạch nào sử dụng loại này nên ở bài trước mình không có ý khẳng định SOI dùng cho thiết kế tương tự thì hoạt động của mạch thật và chạy mô phỏng là giống nhau. Ý mình muốn nói tới, đó là những đòi hỏi cho việc thiết kế IC trong quân sự rất cần đảm bảo yếu tố lý tưởng tức là cần giảm tối đa các yếu tố unknown, trong đó các linh kiện dạng SOI đáp ứng được. Và mình chỉ so sánh một vài đặc tính mình biết giữa hai dạng này mà thôi (chủ yếu phân tích các yếu tố không thể điều khiển được đối với kỹ sư nếu dùng mos thông thường.)

Còn về những trao đổi bạn phân tích ở trên có lẽ nó nằm ở một khía cạnh khác, đó là các giải pháp cho vấn đề gặp phải khi scale down công nghệ (mang tính thương mại nhiều hơn.) Với các công nghệ 65nm và nhỏ hơn, yêu cầu bề dày lớp gate oxide cỡ 7nm hoặc nhỏ hơn, với chiều dày này thì điện tử rất dễ đi qua lớp oxide này (được giải thích rất thuyết phục bởi các yếu tố tương tác vật lý cơ lượng tử.) Chính vì vậy cần có các vật liệu mới như high-k dielectric hay metal gate để làm cho chiều dày vật lý thực sự của lớp gate oxide cỡ ~x0nm nhưng chiều dày về mặt điện của lớp gate oxide chỉ cỡ 3-7 nm. Việc so sánh công nghệ chíp AMD với Intel theo mình đó là so sánh công nghệ giữa chip thương mại với nhau chứ không phải so sánh công nghệ chíp dùng cho quân sự.

Ngoài ra, vấn đề floating body đúng là vấn đề lớn với SOI mos khi scale down vì áp dụng các kỹ thuật body contact sẽ làm mất đi ý nghĩa scale down (diện tích sẽ chẳng giảm nhỏ đi bao nhiêu.) Một lần nữa theo mình đây lại là vấn đề mang tính kinh tế chứ không phải là các vấn đề khi đề cập tới IC làm cho ứng dụng trong quân sự.

Một vài dòng trao đổi thêm,

Thân mến.

[Paddy]

Chào các bạn,

Tớ muốn làm rõ một chút điểm bạn Hithere nói:



Tớ sợ rằng một số bạn sinh viên hoặc những bạn mới làm về ASIC có thể hiểu lầm ý của bạn Hithere123 về công nghệ SOI. Lớp Silicon được phủ lên trên bề mặt lớp oxide không phải sử dụng công nghệ epitaxi hay bốc hơi hóa học như các lớp kim loại vì lớp silicon để tạo transistor phải là loại đơn tinh thể. Nếu bạn dùng công nghệ epitaxi thì chỉ tạo được một lớp silicon vô định hình. Silicon đơn tinh thể chỉ được tạo ra trong quá trình kéo wafer vì vậy việc tạo lớp oxide bên dưới chỉ có 2 cách làm. Cách thứ nhất là bắn các phân tử oxi vào sâu bên trong tấm silic sau đó gia nhiệt để tạo lớp oxide bên trong. Tuy nhiên phương pháp này làm hỏng cấu trúc tinh thể trên bề mặt nên hiện nay người ta không còn dùng. Cách thứ hai như tớ nói đó là gắn 2 wafer vào với nhau.

Bác lầm to về epi đấy. Epi có thể dùng làm đơn tinh thể. Kiếm chữ epitaxial crystal là một số bài viết về epi.

Cách gắn 2 wafer vào nhau có phải là WSIP không ?

Tớ nghĩ bạn Hithere123 có lẽ hơi nhầm khi nói công nghệ SOI có dòng điện dò cực kỳ nhỏ. Thật ra công nghệ SOI gần như không có dòng điện dò từ cực drain và source vào cực bulk như công nghệ bulk-silicon nhưng dòng sub-threshold và dòng gate leakage thì vẫn vậy và hiện nay 2 dòng dò này mới là chủ yếu. Bởi vậy nên các bạn thấy vi xử lý của AMD không tiết kiệm điện hơn vi xử lý của Intel mặc dù AMD dùng công nghệ SOI còn Intel dùng Bulk-silicon. Nhân tiện nói về dòng dò, tớ thấy 2 công nghệ mới của Intel là high-k dielectric và metal gate mới thật sự là những công nghệ hay. Công nghệ high-k dielectric bắt nguồn từ các hãng làm DRAM sử dụng chất có hằng số điện môi cao để làm tụ điện. Hiện nay người ta phủ một lớp chất có hằng số điện môi cao này lên trên lớp SiO2 để tạo cực gate. Như vậy với cùng một giá trị điện dung, người ta có thể làm dày lớp cách điện dẫn đến dòng gate leakage giảm theo hàm mũ. Giá trị điện dung cần phải giữ cố định vì điện tích tụ tập bên dưới lớp đế là do tụ điện này tạo nên và chính nó tạo nên kênh dẫn cho transistor. Nếu tớ không nhầm thì hiện nay người ta đã làm những vật liệu có hằng số điện môi trên 20, và vấn đề gate leakage current gần như được giải quyết hoàn toàn.

High K dielectric này có vài chục năm nay rồi không phải là mới đâu.

[Rommel.de]

Chào anh Paddy,

Kỹ thuật dán 2 wafer vào với nhau dùng cho SOI gọi là smart cut. Trên wiki cũng có giới thiệu một chút về công nghệ này

http://en.wikipedia.org/wiki/Smart_Cut

Em có xem lại về Epitaxy thì đúng là loại này có thể tạo được đơn tinh thể như anh nói nhưng không biết vì lý do gì khác nữa mà kỹ thuật này không dùng được cho SOI. Kỹ thuật smart cut rất đắt và em nghĩ nếu dùng Epitaxy được thì người ta đã không sử dụng smart cut.

Em làm bên thiết kế nên không rành hết về công nghệ. Kỹ thuật High K dielectric này quả thật em mới thấy gần đây. Ngày trước người ta không dùng có lẽ vì sử dụng Si02 rẻ tiền chăng.

Nhân tiện tớ tớ cũng muốn nói lại với các bạn: bài viết trước của tớ đúng là nhầm lẫn như bạn Hithere123 nói. Những kỹ thuật mà tớ nói đến đúng là dùng cho IC thương mại với kích thước nhỏ như 65nm, 40nm. Các công nghệ cũ thì dòng subthreshold và gate leakage nhỏ hơn nhiều dòng P-N junction từ source và drain vào bulk. Vậy nên nếu dùng SOI cho những công nghệ này thì dòng leakage sẽ cực kỳ nhỏ đúng như bạn Hithere123 nói. Tại tớ hiện giờ đang làm với mấy công nghệ mới này nên bị bệnh nghề nghiệp quên mất.

[Rommel.de]

Chào các bạn,

Tớ vừa mới hỏi một thằng bạn đồng nghiệp về thiết kế trong lĩnh vực quân sự. Thằng này ngày trước làm PhD trong một nhóm thiết kế radar cho bộ quốc phòng Mỹ. Nó nói với tớ công nghệ dùng cho lĩnh vực quân sự cũng tương tự như dùng cho lĩnh vực thương mại nhưng dùng loại đắt tiền ví dụ như nó trước đây dùng loại BiCMOS vì LNA thiết kế bằng BiCMOS có noise figure nhỏ hơn nhiều công nghệ CMOS. Một số thiết kế dùng công nghệ SiGe thay vì Si thông thường.

Nó nói với tớ các thiết kế cho hàng không và vũ trụ cần phải thiết kế đặc biệt để chống lại các tia vũ trụ gây lỗi bit. Để làm việc này các standard cell đều phải dùng guard ring bọc lại và STI ngăn cách với nhau. Thiết kế như vậy rất lớn nhưng tăng tính ổn định.

Nó giới thiệu với tớ một paper viết về ADC dùng trong lĩnh vực vũ trụ và quốc phòng có nhiệt độ làm việc từ -180 đến 120 độ trong môi trường các hạt phóng xạ nặng. Nếu bạn nào quan tâm đến thiết kế trong lĩnh vực quân sự có thể tham khao:

http://www.eng.auburn.edu/~daifa01/T...per2008-03.pdf

[hithere123]

Chào mọi người,

Nhân tiện bạn Rommel.de đề cập tới một vài thuật ngữ liên quan đến công nghệ, mình cũng muốn giải thích thêm để các bạn sinh viên có thể nắm được một cách tổng quát về những thuật ngữ này:

- Công nghệ CMOS và công nghệ BiCMOS: Một cách tương đối thì có thể nói rằng công nghệ CMOS dùng cho thiết kế mạch số thuần túy và công nghệ BiCMOS sinh ra nhằm mục đích áp dụng lợi thế giá thành rẻ của công nghệ CMOS vào trong các thiết kế mạch tương tự. Trước BiCMOS, người kỹ sư tương tự dùng công nghệ Bipolar (có lẽ quen hơn vơi thuật ngữ màng dày, màng mỏng) để làm IC. CMOS ra đời với giá thành rẻ hơn đã bắt đầu cho xu hướng tích hợp ngày càng nhiều linh kiện trên chip (scale down) và cũng bắt đầu cho kỷ nguyên số. Nhưng với tương tự thì vẫn rất cần linh kiện bipolar trong các thiết kế, và công nghệ CMOS cho phép tạo ra linh kiện bipolar bằng việc thêm vào một vài bước chế tạo nữa (tăng thêm mask), tất nhiên giá thành chế tạo cao hơn CMOS và chất lượng bipolar không xịn như công nghệ bipolar nhưng BiCMOS lại cho phép chỉ cần dùng một công nghệ mà tạo ra được cả mạch tương tự và mạch số, quan trọng hơn nữa là đưa tính chất scale down của mạch số vào mạch tương tự. Những ai làm tương tự với công nghệ nhỏ hơn 0.35um sẽ thấy fab cung cấp các lựa chọn về đặc tính của các linh kiện như bipolar, tụ điện, điện trở cho người kỹ sư tùy ý lựa chọn, ví dụ muốn pnp loại này thì sẽ thêm mask này đồng thời với thời gian fab và giá tiền sẽ thế này, ...

- STI (chắc bạn Rommel.de muốn đề cập tới shallow trend isolation): Đây là kỹ thuật để làm phần cách ly (isolation). Các linh kiện trên wafer được cách ly bằng oxide. Trước kia (với công nghệ cỡ 1um chẳng hạn) thì phần oxide cách ly này được làm rất đơn giản: mở một cửa số trên bề mặt wafer rồi tiến hành oxi hóa, nhưng có một đặc điểm của quá trình oxi hóa là phần oxide thực tế hình thành sẽ rộng hơn phần cửa sổ tạo ra (có thể tìm hiểu thêm với thuật ngữ bird's beak). Vấn đề này với công nghệ kênh dài thì không thành vấn đề vì phần mở rộng ra đó không đáng bao nhiêu nhưng khi scale down xuống 90nm, 65nm, ... thì phần mở rộng này là đáng kể. Để giải quyết thì người ta dùng đến kỹ thuật cách ly STI, tức là sau khi mở cửa số với kích thước đã cho, người ta đào sâu xuông wafer tạo thành cái giếng sau đó mới oxi hóa. Bằng cách này thì phần cách ly sẽ không bị ăn ra hai bên như cách oxi hóa truyền thống ở trên. Lại nói về phần cách ly, phần này rất quan trọng vì nó đảm bảo cho các linh kiện chế tạo trên wafer độc lập với nhau và quan trọng hơn nữa là nó tạo ra không gian để nối dây. Nếu các bạn nhìn vào một chip sẽ thấy khoảng 40% diện tích chip là chỉ dùng để nối dây (không có linh kiện bên dưới) tức là cũng ngần đấy diện tích được oxi hóa.

Một vài dòng chia sẻ,

Thân mến.
P/S: Bạn Rommel.de có thể hỏi chuyện tay đồng nghiệp đó xem có phải làm chip cho vũ trụ thì các đặc tính điện của linh kiện sẽ khác với chip thông thường không vì chip toàn hoạt động ở môi trường nhiệt độ âm. Mình đoán là sẽ không dùng Si vì ở nhiệt độ âm Ge tốt hơn Si,

[Rommel.de]

Chào bạn Hithere123,

Tớ có hỏi lại đứa bạn đồng nghiệp, nó nói bọn nó chỉ dùng công nghệ BiCMOS SiGe của IBM để làm những chip này. Ngày trước nó dùng công nghệ 0.5 um, sau này bọn nó sử dụng tiếp công nghệ 0.18, rồi đến 0.13. Công nghệ 90nm IBM không đưa ra vì có quá ít khách hàng hi vọng vài năm nữa có.

Tớ với nó nói chuyện với nhau về công nghệ BiCMOS SiGe này thì công nghệ này cung cấp cho bạn MOS transistor giống hệt công nghệ CMOS thông thường tức là đế Si; NMOS, PMOS... và Bipolar Transistor npn sử dụng lớp tiếp xúc SiGe ở cực Base. Lớp SiGe này rất mỏng và đây cũng là điểm khác biệt căn bản với công nghệ CMOS. Transistor này gọi là Heterojunction Bipolar Transistor (HBT).

Trong thiết kế BiCMOS SiGe phần số sử dụng NMOS và PMOS hoàn toàn giống công nghệ CMOS thông thường, còn thiết kế tương tự dùng HBT.

HBT SiGe có đặc điểm hiệu suất cực cao, nó nhanh khoảng gấp 2 lần BJT dùng Si thông thường. Tần số cắt của nó lên đến khoảng 500 GHz nên rất phù hợp để làm những chip thu phát ở bước sóng mm ví dụ như radar. Ngoài ra nó có nhiễu rất nhỏ phù hợp với yêu cầu của RF. Về ứng dụng không gian và hàng không thì loại này làm việc ở nhiệt độ cực thấp (như bài báo tờ nhắc đến lần trước nó làm việc ở nhiệt độ -200) chịu được trong môi trường phóng xạ. Về mặt số thì mạch chỉ cần chạy đúng 0, 1 là đủ mà mạch số cũng chịu nhiễu tốt nên mạch CMOS là OK. Chỉ có mạch tương tự thì có vấn đề nên dùng HBT.

Tớ có hỏi nó về mấy loại IC dùng cho điện áp cao, nhiệt độ cao ví dụ như những chỗ gần động cơ tên lửa thì nó nói bọn nó không có làm mấy cái này. Những linh kiện này thường chỉ là loại Driver nên chẳng cần thiết kế, tốt nhất là mua các driver có sẵn.

Tớ nghe nói VN đang định làm trung tâm nghiên cứu không gian do Nhật đầu tư. Nếu ở đây có bạn nào sẽ thiết kế chip cho các vệ tinh của VN thì tớ hi vọng các bạn sẽ thấy bài viết này của tớ hữu ích.

[hithere123]

Tổng quan về khái niệm DFT trong thiết kế mạch tương tự

Để hoàn chỉnh phần giới thiệu về thiết kế IC tương tự thì không thể không nói tới khái niệm DFT (design-for-test). Với quy trình thiết kế số nói chung thì DFT được tách riêng ra và được chuẩn hóa thành một bước riêng biệt ở những bước cuối cùng của chu trình thiết kế, tuy nhiên với mạch tương tự thì DFT nhất thiết cần phải được nghĩ ngay từ khâu thiết kế concept. Lý do chủ yếu là với thiết kế tương tự thì gần như không có một mạch chung cho phần test.

DFT có thể hiểu tổng quát là khi thiết kế một mạch bất kỳ thì cần đảm bảo yếu tố có thể kiểm tra được chức năng và phẩm chất của tất cả các mạch thông qua các phép đo cụ thể. Để đơn giản, mình lấy ví dụ về thiết kế DFT cho LDO. LDO thường có 4 chân IN, OUT, ENABLE và GND. (tạm thời chỉ nói tới back-end test).

Theo logic thông thường với 4 chân chỉ thực hiện chức năng IN,OUT,ENABLE và GND thuần túy (không có mạch DFT) thì rất khó xác định độ chính xác của mạch band-gap trong IC. Giả thiết bài toán như sau: khi IC có sự chênh lệch tương đối lớn so với yêu cầu về độ biến đổi điện áp ra so với biến đổi điện áp vào thì bệnh có thể do band-gap không tốt, hoặc mạch khuếch đại không đủ gain, hoặc phần feedback có vấn đề, … Nếu không có DFT thì thông thường sẽ phải mổ IC ra, và tiến hành đo để biết nguyên nhân (việc này tương đối tốn tiền). Nhưng nếu có mạch DFT kiểm tra band-gap thì việc debug lỗi sẽ đỡ tốn tiền hơn.

Vậy ví dụ về thiết kế mạch DFT phục vụ test band-gap ở trường hợp này sẽ như thế nào? Về lý thuyết có thể thực hiện như sau: bên cạnh việc thiết kế điện áp ở chân ENABLE có hai mức là ON/OFF, ta thiết kế thêm một mức điện áp nữa (-5V) chẳng hạn sao cho khi mức điện áp ENABLE = -5V thì IC sẽ hoạt động ở trạng thái “test-mode”, ở đó điện áp band-gap được nối tắt ra chân OUT, tức là ta có thể đo được điện áp band-gap một cách trực tiếp. Tuy nhiên nếu chúng ta không có chân ENABLE, chỉ có chân IN,OUT và GND thì bài toán sẽ được thực hiện như thế nào? Các bạn thử đưa ra các giải pháp xem thế nào nhé.

Đây chính là phần thú vị của DFT trong thiết kế IC tương tự vì với các IC phức tạp có nhiều mạch chức năng bên trong nhưng lại hạn chế số lượng chân bên ngoài thì thiết kế mạch sao cho có thể kiểm tra hết các mạch bên trong thực sự là bài toán khó chưa kể đến việc yêu cầu các mạch DFT không được làm cho diện tích IC tăng và gây nhiễu đến mạch chức năng chính.

Đến đây hy vọng các bạn có một chút khái niệm về thiết kế DFT cho mạch tương tự, và cũng hy vọng chúng ta sẽ cùng bàn tiếp về chủ đề này trong các bài viết tới.

Thân mến.

[Rommel.de]

Chào bạn Hithere123,

Bạn giới thiệu về DFT cho analog quả là thú vị. Trước khi đọc bài viết của bạn tớ cũng không biết người ta có thể dùng điện áp -5V để test. Nhưng mấy con chip mà bọn tớ làm chắc khó có thể vừa dùng điện áp +5V lẫn -5V được. Nhân tiện tớ cũng góp vui với bạn về DFT nhưng về mắt số.

DFT tớ nhận thấy nó có 3 mục đích chính. Thứ nhất là post silicon debug. Tức là bạn thiết kế xong con chip rồi thì đem kiểm tra xem nó hoạt động có OK không có chỗ nào cần hiệu chỉnh có chỗ nào có thể nâng cấp. Với mục đích này thì 2 yêu cầu quan trọng nhất là quan sát được và điều khiển được (observability and controllability). Quan sát được thì dễ hiểu rồi tức là bạn có thể đọc ra tín hiệu bên trong con chip để biết chip chạy như thế nào. Còn điều khiển được tức là bạn có thể thay đổi các giá trị bên trong để xem hoạt động của chip thay đổi như thế nào có tốt hơn hay không, có thể hiệu chỉnh lại các sai số hay không. Tớ lấy một ví dụ rất đơn giản để các bạn thấy đó là mạch DCXO. Các bạn biết là các mạch điện tử để cần có một giao động chuẩn rồi từ đó người ta mới dùng mạch PLL để sinh ra các tín hiệu đồng hồ để đồng bộ hoạt động của toàn mạch. Tín hiệu chuẩn thường là dùng thạch anh, và thực tế tần số do thạch anh phát ra cũng chẳng chuẩn một tý nào. Vì vậy người ta cần mạch DCXO để có thể tăng/giảm giá trị điện dung của tụ điện mắc song song với thạch anh (tụ này ở bên trong chip). Thay đổi giá trị điện dung sẽ làm thay đổi tần số giao động chuẩn. Việc tăng hay giảm giá trị điện dung có thể làm rất đơn giản thông qua các switch. Ngoài ra bên số cũng thường dùng phương pháp scan-chain test để đọc và ghi giá trị các flip-flop bên trong chip. Cái này tương tự như chipscope của Xilinx dùng Jtag để kiểm tra dữ liệu. Bạn nào làm việc với xilinx chắc biết rõ rồi.

Mục đích thứ 2 là cho ATE (Automation Test Equipment). Yêu cầu của mạch DFT cho ATE đó là ít chiếm diện tích, cần ít chân tín hiệu, và test nhanh nhất. Nói một cách đơn giản là rẻ tiền nhất. Các máy ATE cũng chỉ có một số ít probe nên yêu cầu có ít chân tín hiệu là điều dễ hiểu. Nếu tớ không nhầm thì hình như mỗi phút test trên máy ATE tốn hết 10cent. Vậy nên bạn cần test càng nhanh càng tốt. Các mạch điện hiện này rất lớn lên đến hàng triệu cổng logic. Nếu chúng ta không có những thiết kế DFT tốt thì không biết chúng ta phải trả bao nhiêu tiền cho ATE nữa. Để test cho ATE thường người ta không dùng scan-chain test vì làm như vậy việc đọc/ghi dữ liệu quá quá lâu. Họ có thể dùng bộ sinh dữ liệu bên trong chip ví dụ như counter, Linear Feedback Shift Register... và dữ liệu đọc ra thường được nén lại trước ở bên trong.

Mục đích thứ 3 là cho Burnin mode. Cái này anh Paddy có nói với mọi người rồi. Yêu cầu thiết kế cho Burnin mode là phải nâng cao điện áp cấp, chạy tất cả các mạch để xem sau đó mấy con chip có bị chết hay không. Việc chạy trong chế độ burnin mode có thể là hoàn toàn sai và ta cũng chẳng cần kiểm tra. Tớ lấy ví dụ trong điều kiện hoạt động bình thường mạch A chạy thì mạch B nghỉ và ngược lại. Trong chế độ burnin mode thì ta có thể mở hết cả 2 mạch này để chạy. Trong chế độ burnin mode các mạch analog thường vẫn cần có tín hiệu vào để hoạt động nhưng mạch số thì không cần. Để đơn giản người ta có thể thiết kế một mạch để trong chế độ burnin mode nó sẽ tự chạy. Ví dụ như tín hiệu đồng hồ thay vì cấp từ bên ngoài thì ta chuyển sang dùng ring oscillator. Các tín hiệu đầu vào thay vì được cấp từ bên ngoài thì dùng Linear Feedback Shift Register để tạo ra...

Bạn Hithere giới thiệu cách dùng mức điện áp -5V để chuyển sang test mode rất thú vị. Nhưng bên tớ thường sử dụng số để mạch chuyển sang chế độ test mode. Các con chip bao giờ cũng có một số thanh ghi gọi là mode registers. Các thanh ghi này được nạp giá trị ngay sau khi bật điện lên, và có thể thay đổi trong quá trình hoạt động. Việc dùng số để test có khá nhiều ưu điểm như rất đơn giản và dễ dùng. Các bạn có thể sử dụng mux hoặc switch để kiểm tra các tín hiệu bên trong và ghi giá trị và các register file hay flipflop để thay đổi hoạt động bên trong. Thêm vào đó mạch số nói chung nhỏ hơn mạch tương tự khá nhiều. Ví dụ như với công nghệ 40nm, chiều dài kênh dẫn của transistor trong mạch số chỉ là 40nm trong khi đó trong mạch tương tự để tránh short channel effect chiều dài này thường là 1um. Một cổng NAND có kích thước khoảng 1um*0.5um nhỏ hơn nhiều lần mạch tương tự.