Thông báo

Collapse
No announcement yet.

Analog IC design

Collapse
X
 
  • Lọc
  • Giờ
  • Show
Clear All
new posts

  • Chào bạn lick,

    Nguyên văn bởi lick Xem bài viết
    Có một thuật ngữ là "noise figure" là gì nhỉ?
    Khái niệm này tương đối phổ biến trong thiết kế RF nên mình thử wiki thì ra cái này:
    http://en.wikipedia.org/wiki/Noise_figure

    Mình không chuyên về RF nên biết đến đâu nói đến đấy nhé
    Noise Figure (NF) ra đời với nhiệm vụ như một thông số (kiểu như hệ số khuếch đại gain vậy) dùng để đánh giá sự thay đổi của thông số SNR giữa đầu vào so với đầu ra của một module/nhiều module/cả hệ thống receiver. Thực chất là mấy bác làm RF không thích dùng SNR mặc dù mục tiếu tối thượng đều là làm SNR càng cao càng tốt. Nhưng vì SNR không nói cho các ấy biết là con amplifier này đóng góp bao nhiêu noise vào tín hiệu của các bác ấy khi tín hiệu ấy đi qua nên các bác ấy thay đổi tí ti, đầu tiên các bác ấy tính Noise Factor = SNRin/SNRout, sau đó các bác ấy 10*log (Noise Factor) = Noise Figure.

    Nếu một hệ thống được thiết kế mà có SNRin=SNRout thì có nghĩa là hệ thống đó chẳng đóng góp tí noise nào khi tín hiệu khi đi qua hệ thống đó cả (nghĩa là thiết kế tốt). Tuy nhiên giả sử nếu tín hiệu vào là không có tí noise nào tức là SNRin = số 8 nằm ngang, thì NF đương nhiên cũng là số 8 nằm ngang mặc dù cái mạch amplifier đó chỉ có tí ti noise thôi (thiết kế tồi mặc dù thực chất là tốt). Như vậy trong trường hợp này Noise Figure mất đi ý nghĩa ban đầu của nó. Nhưng kiểu gì thì tín hiệu vào đầu tiên cũng có tí noise từ điện trở anten nên trường hợp này không xảy ra.


    Nguyên văn bởi lick Xem bài viết
    và làm sao mô phỏng được noise figure.
    Như đã nói là cái anh này dùng cho RF design. Nên mấy tool cho RF như ADS có option để mô phỏng cái này. Hình như là trong phần mô phỏng dùng Harmonic Balance, bạn cần chọn option NLNoiseMode (Nonlinear noise) và Status level gì đó. Khi mô phỏng xong nó sẽ tính NF cho bạn. Với HSPICE thì .NOISE (cái này hình như mình đưa lên diễn đàn một lần rồi).
    Tóm lại muốn mô phỏng noise thì nhất thiết phải kiểm tra xem các thông số model linh kiện có hỗ trợ không, nếu không thì mô phỏng noise chẳng có ý nghĩa gì. Tốt nhất là dùng bộ model của mấy bác làm RF, thì kiểu gì cũng nhìn thấy gì đó khi mô phỏng noise. Bạn cứ đưa ra bài toán cụ thể đi để mọi người trên này góp ý.

    Chúc bạn thành công!
    Thân mến,

    Comment


    • Chào bạn Ngoclinhxl,

      Bạn muốn tài liệu dạy về layout tức là dạy về phương pháp làm layout hay tài liệu hướng dẫn sử dụng công cụ như virtuoso để làm layout? Nếu bạn muốn học phương pháp làm layout thì quyển sách tớ đưa link ngay bên trên vẫn download OK mà

      http://ebookee.org/CMOS-IC-Layout-Co...t-_793185.html

      Nếu bạn muốn học cách dùng công cụ thì nên tìm một số tutorial trên mạng và có khá nhiều. Nhưng tớ vẫn nghĩ cách tốt nhất là học với người làm layout. Họ chỉ bạn một chút là bạn biết làm liền không cần phải đọc nhiều làm gì.

      Bạn Lick,

      Noise figure là chỉ tiêu đánh giá nhiễu sinh ra bên trong mạch. Chỉ tiêu này thường dùng với mạch RF nên tớ nghĩ bạn nên hỏi bên đó thì nhiều người biết hơn. Tớ cũng không biết gì nhiều. Tớ ví dụ với bạn một chút thế này để dễ hiểu. Giả sử mạch của bạn có hệ số khuếch đại là G, tín hiệu vào là S_in, tín hiệu ra là S_out, nhiễu đầu vào là N_in, nhiễu đầu ra là N_out, khi đó bạn có thể viết như sau: S_out=G+S_in; N_out=G+N_in+Noise_figure; (Đơn vị là dB hoặc dBm). Thường người ta dùng mạch phát tín hiệu để đưa một tín hiệu mẫu ở đầu vào, đo tín hiệu ở đầu ra, để tính ra độ khuếch đại của mạch. Sau đó đưa một nguồn nhiễu ở đầu vào (hình như là một diode phân cực ngược sẽ tạo ra nhiễu dạng phổ trắng), và đo mức nhiễu ở đầu ra rồi tính ngược ra Noise figure. Noise figure quyết định nhất là ở tằng tiền khuyếch đại vì lúc này tín hiệu đầu và rất yếu không mạnh hơn nhiễu bao nhiêu nên cần có noise figure thấp. Mấy tầng sau thì không quan trọng nữa.

      Hspice và spectre đều cho phép bạn mô phỏng nhiễu trong mạch để tính ra noise figure. Bạn chỉ cần chọn chức năng chạy mô phỏng với nhiễu là có thể tính ra được tuy nhiên giá trị mô phỏng này thường không mấy tin tưởng. Nói chung các giá trị mô phỏng đối với mạch RF thường có tính chất định hướng là nhiều và luôn cần phải đo lại với chip thật. Về việc thiết kế thế nào để giảm nhiễu thì tớ cũng không rõ lắm nhưng tớ biết một số điểm cơ bản như bạn phải chọn loại transistor ít nhiễu. Thường design kit cung cấp cho bạn loại transistor gọi là native. Loại này là transistor làm thẳng lên đế là wafer sau khi kéo không hề được pha tạp bổ sung. Nó có ưu điểm là đô pha tạp khá đồng nhất nên nhiễu thấp nhưng threshold voltage của loại transistor này khá nhỏ nên không được dùng cho những việc khác. Hoặc bạn có thể sử dụng công nghệ không phải là silic như GeAs... Hình như transistor có L càng nhỏ thì noise figure cũng càng nhỏ nên khi thiết kế bạn có thể sử dụng transistor với minimum length mặc dù bạn sẽ bị short channel effect. Nói chung lại đó là tất cả những gì tớ biết về noise figure. Anh Arix ở đây làm về RF nhất định sẽ trả lời bạn tốt hơn.

      Comment


      • Thanks các bác rất nhiều! cuối cùng thì em cũng đã hoàn tất bài thi của mình. Em có một câu hỏi nữa các bác ạ: Em đã hoàn thành việc vẽ layout cho khối mạch vủa mình. đã check DRC=>ok!. Nhưng khi check LVS thì có lỗi "unmatch net" cụ thể là: "there are 3 unmatch net in schematic and 7 unmatch net in lauout" . khi click vào từng lỗi thì hiện lên các net bị lỗi unmatch (cả trong schematic và layout). Lỗi unmatch trên là lỗi gì hả các bác? nếu là lỗi chưa kết nối các net trong schematic hay trong layout thì em nghĩ ko phải vì em đã kiểm tra khá kĩ rồi. Mong các bác sớm hồi âm!
        Thân!

        Comment


        • Chào bạn ngoclinh_xl,

          Chắc bạn là sinh viên tham gia cuộc thi của ICDREC. Đến phần layout thì mình đoán bạn chuẩn bị đá chung kết rồi, chúc mừng bạn!

          Về LVS thì nó muôn hình vạn trạng lắm. Bạn nói 3 trong mạch và 7 trong layout tức là có 3 net trong mạch mà layout không tìm thấy và 7 net trong layout mà mạch không tìm thấy? Nếu vậy bạn thử kiểm tra xem tổng số net trong mạch và layout như thế nào? Ví dụ, mạch có 16 net, layout chỉ có 12 net thì rất có thể trong layout bạn bị ngắn mạch đâu đó, hoặc có thể là khái báo trùng tên, hoặc cũng có thể là bạn quên chưa khai báo thuộc tính dây nguồn trong layout. Bạn click vào vùng unmatch kiểm tra xem thế nào. Nếu được thì bạn post bản báo cáo LVS lên thì mọi người mới có thể đóng góp ý kiến được.

          Thân mến,

          Comment


          • Vâng! thanks bác!

            Em xin post ít ảnh để mọi người cùng thảo luận, dù sao mai là em phải nộp bài rồi
            hình 14 là schematic sơ đồ và bảng hiện lỗi thông báo khi chek LVS. hình 15 là layout em vẽ và các lỗi LVS thông báo cụ thể. hình 17 là một lỗi hiển thị cụ thể khi click vào 1 lỗi trong "7 unmatch net in layout". em đã thử vẽ lại layout nhưng vẫn bị các lỗi trên. Em cũng đã xem kĩ tài liệu hướng dẫn gỡ lỗi này nhưng vẫn không thể xác định được nguyên nhân gây lỗi. Đành nhờ kinh nghiệm của các bác thôi?
            Attached Files

            Comment


            • sory các bác! màu xanh là lớp m1 (lớp metal 1), màu vàng là lớp m2. Màu đỏ là lớp poly. BÊn dưới các PMOS và NMOS có lớp Nwell màu hồng nhưng em đã ẩn đi cho dễ nhìn. các tranistor em ko tự tạo mà lấy trong thư viện( 90nm ) cả.

              Comment


              • Chào bạn ngoclinh_xl,
                Hình chup của bạn khá mờ, mình không đọc được tên linh kiện trong mạch điện như vậy rất khó đoán, tuy nhiên mình có một số gợi ý thế này:
                - Tổng số net của bạn chỉ là 7 không nhiều lắm, vì vậy bạn nên kiểm tra lại tên các net bạn đặt trong bản layout một lần nữa xem có bị trùng tên ở đâu không? Nếu trong bản vẽ bạn khai bảo Vdd là thuộc tính nguồn thì trong layout bạn cũng phải khai báo tương đương. Mình không biết nếu chỉ dùng VDD! thì layout có phân biệt được đó là nguồn không hay chỉ là net có tên "VDD!"
                - Hình như bạn có dùng linh kiện có nf # 1, nếu vậy thì bạn cần rất cẩn thận trong việc xác định cực drain và cực source để nối dây, một trong những vũng lỗi bạn đưa lên là ở khu vực này.

                Thế nhé, chúc bạn thành công!
                Thân mến

                Comment


                • Tớ nhìn liếc qua mạch của bạn là đã thấy bạn vẽ transistor chẳng có bulk gì hết rồi. Trong schematic bạn vẽ transistor có 3 terminal tức là bulk và bulk và source phải nối chung vào nhau.

                  Comment


                  • Nguyên văn bởi Rommel.de Xem bài viết
                    Tớ nhìn liếc qua mạch của bạn là đã thấy bạn vẽ transistor chẳng có bulk gì hết rồi. Trong schematic bạn vẽ transistor có 3 terminal tức là bulk và bulk và source phải nối chung vào nhau.
                    Chết! bác nói em mới nhớ. nhưng khi các transistor dc chọn trong schematic ko có bulk thì khi layout các transistor này trong thư viện layout nó đã tự nối source với bulk rồi chứ ?.Em nghĩ là ko cần nối nữa. Vả lại Schematic em post ở trên là improve của mạch trước(có W,L lớn hơn).Mà mạch trước em check LVS lại ok, thế mới lạ chứ.

                    Comment


                    • Hừ! thế này thì rớt rồi các bác. mạch trên là mạch nguồn dòng các bác ạ. em thật ngu qúa đi các bác ạ. nguồn dòng thì chỉ can 1 transistor rồi nôi gate với source với nhau va chỉnh W, L lại là dc rồi. thế mà em vẽ nhăng nhít như trên cho mệt ra. Nhìn lại bài thi em chả mong chờ gì các bác. chỉ thấy dc mỗi cái ý tưởng . thật vãi qúa

                      Comment


                      • Chào bạn Ngoclinh_xl,

                        Mặc dù có thể lần thiết kế này bạn làm chưa tốt nhưng tớ nghĩ bạn nên vui mừng vì đã học được nhiều thứ từ những sai lầm của mình. Điều quan trọng hơn vẫn là bạn sẽ không mắc phải những sai lầm này vì bạn sẽ nhớ nó mãi. Hơn nữa nếu thành công đến quá dễ dàng thì bạn đâu cảm nhận được ý nghĩa của nó. Bên cạnh đó có một số điểm tớ muốn trao đổi thêm với bạn.

                        Mạch nguồn dòng không phải đơn giản như bạn nghĩ đâu. Mạch này nếu bạn muốn làm đơn giản thì chỉ cần một điện trở nối với một transistor dạng diode rồi nối lên nguồn là có một dòng chuẩn; dùng thêm một transistor tạo current mirror đưa dòng này ra là xong. Nhưng mấy mạch kiểu này chỗ bọn tớ chẳng bao giờ dùng. Mạch của bạn tạo nguồn dòng thì dòng điện này phải ổn định không phụ thuộc vào nhiệt độ, và điện áp bên ngoài. Trên thực tế nhiệt độ làm việc của chip có thể thay đổi rất nhiều, điện áp nguồn về mặt lý thuyết có thể là 1.8V nhưng trên thực tế nó bị can nhiễu rất mạnh và nó sự thật là dao động ở mức 1.8V. Tất cả linh kiện của bạn đều có sai số và nếu như bạn chạy mô phỏng dòng điện là 10uA thì nó có thể là 12uA trên thực tế. Vậy là bạn cần có mạch calibration. Chỗ bọn tớ người ta làm mạch autocalibration, kết hợp bộ đếm và FSM để chỉnh dòng lại theo một dòng chuẩn.

                        Tớ không rõ vì sao mà mạch bạn thiết kế lại chạy đúng được DRC vì khi transistor thiếu bulk như vậy DRC phải báo bị latch-up. Trong thiết kế ASIC bạn lấy transistor ra có thể không có bulk ngay vì nhiều transistor có thể dùng chung bulk nếu chúng cùng nằm trên một n-well hay trực tiếp lên đế. Khi bạn lấy transistor ra, một số thư viện cho phép bạn xác định transistor đó có bulk hay không, bulk ở trên ở dưới bên trái hay bên phải (pcell). Trong thiết kế ASIC người ta thường dùng transistor 4 terminal (thay vì 3 như bạn vẽ trên schematic) và nối một cách rõ ràng (explicitly) bulk với đất hoặc nguồn (ít khi nối bulk với source) mặc dù làm vậy ta bị body effect. Đối với các mạch analog, người ta thường gộp chung các PMOS lại một nhóm dùng chung n-well, các NMOS lại một nhóm. Bulk được tạo ra dưới dạng một vòng (hình vuông) bao xung quanh nhưng transistor này. Đây có thể coi là một dạng guard ring để lọc bỏ các nhiễu từ các phần khác (ví dụ digital) chạy qua đế truyền đến.

                        Còn một điểm nữa là layout như của bạn matching không được tốt. Nói chung mạch current mirror dù matching không tốt nhưng nói chung vẫn có thể hoạt động được nhưng bạn nên cải tiến. Một số vị trí cần matching tốt như diff pair trong mạch khuếch đại vi sai thì cần làm tốt hơn.

                        Comment


                        • Chào bạn Ngọc Linh!
                          Tớ là thành viên của đội BKHN.
                          Trong mạch schematic tớ nghĩ cậu nên dùng tranistor 4 terminal, và khi layout thì bulk cậu vẫn phải layout chứ nó không tự nối với source < trong library của ban tổ chức bulk được nối trực tiếp với nguồn hoặc đất>. ps: Mạch tớ layout kích thước to khiếp tại đặt các linh kiện cưa hợp lý lắm. Mà hình như đội cậu và đội mình là trẻ nhất.. ít ra vẫn còn cuộc thi năm sau nữa. Cố gắng! Cố gắng!
                          @ anh Hithere: "Mình không biết nếu chỉ dùng VDD! thì layout có phân biệt được đó là nguồn không hay chỉ là net có tên "VDD!" Layout sẽ nhận ra đó là net anh ạ. Và khi layout mình sẽ connect đường metal 2 ấy lên VDD chung cho cả mạch.
                          Thân mến!

                          Comment


                          • Bác Hithere123 và bác Rommel.de:
                            Em thật ngưỡng mộ các bác qúa...

                            Comment


                            • Bạn DuongVietDuc:
                              Chào bạn! mình đội BKDN bạn ạ.
                              Tớ nghĩ, người ta dùng tran 4 ter vì bulk của 1 số tran trong schematic ko nối tới source của tran đó mà nối tới điểm khác. còn tran mình dùng 3 ter, tớ nghĩ khi layout thi thư viên layout của nó bulk dc nối với source(Để tiện đi dây trong schematic chẳng hạn) rồi chứ. Schematic của mình, các tran đều có source nối với bulk hết nên mình dùng tran 3 ter. Mà mình check LVS cho 1 mạch trước dùng tran 3 ter cũng ok đấy. thật lạ qúa. Vả lại nếu mạch nào cũng dùng tran 4 ter hết thì thư viện có tran 3 ter để làm gì?

                              Comment


                              • Bạn DuongVietDuc:
                                1 thành viên đội to bỏ cuộc thành ra 1 mình tớ loay hoay mãi mới có bài nộp cho có phong trào thôi chớ ko hi vọng gì rồi. Bọn tớ năm 3 cả. Các cậu năm mấy rồi? mà BKHN vừa roi ra quân hùng hậu thật.

                                Comment

                                Về tác giả

                                Collapse

                                hithere123 Tìm hiểu thêm về hithere123

                                Bài viết mới nhất

                                Collapse

                                Đang tải...
                                X