Analog IC design

[HT_HT]

Cảm ơn câu trả lời của anh. Em còn 1 thắc mắc khác nữa mong anh dành tí thời gian gợi ý cho em. Em đang tập làm LDO (linear) và đang có vấn đề với con PASS device dùng để kéo dòng cho tải. Em chọn PASS device là PMOS vì điện áp ngõ vào Vin là nhỏ (min = 2.5V) và điện áp ngõ ra là 2V. Mạch khuếch đại nối với PASS device là error amp. Em có đính kèm schematic trong bài viết. Khi thiết kế PASS device thì em mong muốn nó hoạt động trong vùng saturation nhưng vẫn có trường hợp khi VDS của J9 quá thấp, nó sẽ chuyển sang vùng linear. ( VDS < VGS - Vth ). Theo em ở đây có sự trade-off giữa output swing và vùng hoạt động của con PASS device. Vì nếu em muốn PASS device hoạt động trong vùng bão hòa thì em phải tăng delta oV của J9 nhưng làm như vậy output swing sẽ giảm. Anh có thể giải thích giúp em ưu điểm và nhược điểm của mạch và sự ảnh hưởng đến các thông số khác của LDO khi mục tiêu của em là output swing và khi mục tiêu của em là PASS device hoạt động trong vùng bão hòa được không ?
Cảm ơn anh rất nhiều.

[hithere123]

em có thể tham khảo bài viết số 32 (#32) trang 4 cùng topic này về thiết kế LDO nhé:
http://www.dientuvietnam.net/forums/...79/index4.html

PASS transistor không nhất thiết lúc nào cũng phải hoạt động ở vùng bão hòa. Khi đầu ra là không tải, chỉ cần một lượng dòng rất nhỏ qua dãy trở feedback là đủ nên mạch error-amp sẽ điều khiển điện áp ở cực gate của PASS transistor làm cho PASS transistor gần như tắt.

Trong bài viết của em, nếu Vds của J9 quá thấp tức là gate của PASS trasistor bị kéo gần đất (gnd) hơn, nghĩa là dòng qua PASS transistor phải rất lớn. Nếu tải của em cao quá mức PASS transistor có thể chịu đáp ứng được thì em cần thiết kế lại. Em có thể tính nháp J10 như sau: Vgs = 2.2V, Vds = 0.5V tùy thuộc vào Vt của công nghệ và dòng tải max theo yêu cầu bài toán em sẽ tính được w/l của J10 (thông thường l của J10 sẽ lấy giá trị minimum của công nghệ)

Mạch hiện tại của em có thể chạy nhưng nhiều khả năng sẽ không ổn định với tải biến thiên từ 0A-maxA, mạch điện có 2 pole nên độ dữ trữ pha không thể đảm bảo được. Ngoài ra, điều này cũng dẫn tới overshoot vì biến thiên tải nhanh một chút là error-amp không đáp ứng kịp. Nếu mạch LDO của em là capless LDO thì em rất cần chú ý tới thiết kế AC đấy.

Thân mến,

[dvietd207]

Chào các bác,

Em cám ơn anh hithere đã góp ý.

Về tín hiệu ref, em chọn Vref và đưa ra một mức voltage là Vref/16 nên mạch logic của em có thể điều khiển việc switching tới tín hiệu Ref hiệu quả và ngay lập tức.

Về số lượng switches: do em proposed thêm một mức offset trong tín hiệu ref do đó ở mỗi lần fail thì điện áp offet này sẽ đảm bảo tụ được bật lại đúng theo nguyên tắc của SAR ADC thông qua một mức ref mới, tụ được sử dụng theo nguyên tắc reusable như em đã thảo luận với anh hôm off ạ, tuy nhiên với cấu trúc này số lượng pin tín hiệu đầu vào, cũng như số lần switches sẽ tăng lên đúng như anh nói do fully differential ạ.

Số lượng tụ em dùng ít cộng thêm với nguyên tắc có thể reusable nên mismatch sẽ không nhiều ạ. Em có thể điều chỉnh chúng thông qua feedback.

Hôm trước nhân dịp bác giáo sư sang Việt Nam công tác, em có thảo luận với bác ấy về cấu trúc này, bác ấy proposed 2 hướng: do power consumption được đề cập trong báo sẽ tính thêm cả mạch bandgap (điều này em không biết, em cứ ngỡ là power consumption mà báo nêu chỉ tính với core của ADC) nên với cách làm của em sẽ phải care thêm công suất tiêu thụ này. Từ đây sẽ có 2 hướng:
1. Vef dùng dãy trở có giá trị lớn, nó sẽ tiêu thụ dòng bé, nhưng nó sẽ làm cho time const lớn => báo theo hướng: low speed, super low power consumption for bio-medical applications.
2. Vref dùng dãy trở bé => large power consumption, time const nhỏ, cộng với ưu điểm của cấu trúc của em là dùng rất ít tụ, nên bài báo theo hướng high speed SAR ADC.

Mong nhận thêm được những góp ý của các bác

[HT_HT]

Dạ vâng, đúng như anh nói là mạch em không ổn định vì phase margin (PM) của mạch em thiết kế ra chỉ khoảng 10 độ.
Em có dùng thêm frequency compensation Rc và Cc như trong shecmatic em đính kèm. Nhưng nó lại xuất hiện vấn đề mới. Vì em phải chọn giá trị tụ Cc lớn khoảng vài chục pF để tăng PM, nhưng giá trị tụ Cc lớn lại ảnh hưởng đến đáp ứng của mạch, cụ thể là load transient và line transient. Đặc biệt là line transient vì giá trị yêu cầu chỉ khoảng 10mV trong điều kiện typical.
Nếu muốn giảm line transient thì em phải giảm Cc và tăng gm của error amplifier (Gain sẽ tăng theo). Nhưng như vậy PM của em lại xuống rất thấp, cũng khoảng 15 độ thôi. Và đó là 1 vòng luẩn quẩn mà em không tìm được lối ra. hixhix.
Anh có gợi ý nào về trường hợp của em không ạ ? Ah mà em bắt buộc phải dùng PASS device là PMOS ( Em đã từng dùng NMOS thì kết quả line transient không tệ như vậy và PM khoảng 22 đô).

Còn 1 điều em thắc mắc nữa là theo tài liệu em đọc thì PASS device là PMOS thì sẽ có nhiều ưu điểm hơn NMOS cụ thể là drop out voltage sẽ nhỏ hơn. Nhưng sao em mô phỏng ở cùng điệu kiện typical thì em lại thấy drop out của NMOS nhỏ hơn (1 chút thôi). Mong anh giải đáp giúp em.

[Rommel.de]

Chào bạn HT_HT,

Nếu như Pass transistor của bạn không làm việc ở vùng bão hòa đó là khi dòng tải của bạn nhỏ. Nếu muốn pass transistor làm việc ở vùng bão hòa thì chỉ cần giảm L của pass transistor xuống là được. Tuy nhiên khi đó pass transistor lại không làm việc được khi dòng tải lớn. Vì thể cách mà người thiết kế thường làm là sử dụng nhiều LDO ví dụ như 1 LDO dùng cho standby mode, 1 LDO dùng cho active mode. Khi dòng tải thấp ta có thể tắt active LDO. Thường xác định dòng tải trong các mode của thiết kế thường không khó và trong mỗi mode dòng tải tương đối không thay đổi. Vì vậy không cần thiết thiết kế LDO với yêu cầu dòng tải thay đổi quá lớn. Ngoài ra việc thiết kế nhiều LDO và đặt phân tán còn làm giảm IR drop.

[ATTACH=CONFIG]51885[/ATTACH]Cảm ơn câu trả lời của anh. Em còn 1 thắc mắc khác nữa mong anh dành tí thời gian gợi ý cho em. Em đang tập làm LDO (linear) và đang có vấn đề với con PASS device dùng để kéo dòng cho tải. Em chọn PASS device là PMOS vì điện áp ngõ vào Vin là nhỏ (min = 2.5V) và điện áp ngõ ra là 2V. Mạch khuếch đại nối với PASS device là error amp. Em có đính kèm schematic trong bài viết. Khi thiết kế PASS device thì em mong muốn nó hoạt động trong vùng saturation nhưng vẫn có trường hợp khi VDS của J9 quá thấp, nó sẽ chuyển sang vùng linear. ( VDS < VGS - Vth ). Theo em ở đây có sự trade-off giữa output swing và vùng hoạt động của con PASS device. Vì nếu em muốn PASS device hoạt động trong vùng bão hòa thì em phải tăng delta oV của J9 nhưng làm như vậy output swing sẽ giảm. Anh có thể giải thích giúp em ưu điểm và nhược điểm của mạch và sự ảnh hưởng đến các thông số khác của LDO khi mục tiêu của em là output swing và khi mục tiêu của em là PASS device hoạt động trong vùng bão hòa được không ?
Cảm ơn anh rất nhiều.

[thuclh]

LDO của bạn đơn giản quá. Không mạch bù pha, không mạch hạn dòng.
Bạn có thể đọc tài lieu anh Hithere đưa ra cho ngắn gọn, súc tích. Hoặc nếu bạn có thời gian, muốn tìm hiểu nghiêm túc thì nên đọc quyển "Analog IC Design with Low Dropout Regulators LDOs Electronic Engineering" của Gabriel Alfonso Rincon Mora.
Link: Analog IC Design with Low Dropout Regulators LDOs Electronic Engineering - Free Download from uploading - FilesTube.com

[HT_HT]

chào anh Rommel.de ,
Cảm ơn sự đóng góp ý kiến của anh. Em cũng đã dùng minimum gate length cho con PASS device L = 700n W = 6300n. Em dùng công nghệ 40nm. Yêu cầu của em là thiết kế LDO với ngõ vào biến thiên từ 2.5V cho đến 5v và dòng ILoad từ 1mA đến 50mA.

[thuclh]

Giảm L thì có thể giảm được Vov nhưng lại làm cho Iout phụ thuộc vào Vds hơn (Lamda giảm), PSRR có thể cũng giảm đáng kể. Ngoài ra còn chưa kể tới các hiệu ứng kênh ngắn (DBIL, Punch through, Hot carrier ...). Nếu k quan tâm tới diện tích thì cứ tăng tỉ lệ W/L, . Hiệu quả cũng gần tuơng tự (bù ở tầng buffer có thể phức tạp hơn do Cgs tăng ...).
Nói chung bạn HT_HT nên đọc từ một tài liệu chuẩn, .

[Rommel.de]

Chào bạn HT_HT,

Tớ vừa rồi viết nhầm, bạn phải giảm W xuống để cho với một dòng tải nhỏ transistor vẫn ở trạng thái bão hòa không phải là L. Ở đây có một presentation về LDO bạn có thể xem qua.

LDO-IEEE_SSCS_Chapter.pdf

Phase margin rất quan trọng và bạn dùng PM là 10 độ thì không thể chấp nhận được. Thường PM là từ 45 đến 90 độ. Ngay cả khi không bị tự kích, nhưng PM nhỏ sẽ làm cho tín hiện đầu ra bị giao động lên xuống trong một thời gian khi tải hoặc điện áp nguồn thay đổi. Vì thế nhất thiết phải dùng tụ bù. Ngoài ra bạn nói transient không đủ, đó là do gain của mạch khuyếch đại không đủ. Có lẽ là do transistor của bạn không làm việc ở vùng bão hòa nên mới dẫn đến điều này. Bạn Hithere123 có nói là pass transistor có thể không cần làm việc ở vùng bão hòa khi dòng tải nhỏ nhưng tớ vẫn khuyên bạn nên để transistor làm việc ở vùng bão hòa là tốt nhất.

chào anh Rommel.de ,
Cảm ơn sự đóng góp ý kiến của anh. Em cũng đã dùng minimum gate length cho con PASS device L = 700n W = 6300n. Em dùng công nghệ 40nm. Yêu cầu của em là thiết kế LDO với ngõ vào biến thiên từ 2.5V cho đến 5v và dòng ILoad từ 1mA đến 50mA.

[thuclh]

Hì, lâu lắm mình k đụng tới tính toán thiết kế IC nên chỉ nhớ mang máng về mặt công thức (bạn HT_HT xem lại trong tài liệu hộ nhé).
Về mặt nôm na mà diễn giải thì khi Iload nhỏ, Gm của Power mos cũng nhỏ. Trong miền triode thì Rload gần bằng 1/gm lại rất lớn. Làm cho điểm cực tải kéo gần về không. Điểm cực ở tầng 2 vốn tuơng đối nhỏ. Hai điểm cực khá gần nhau tuơng đuơng như điểm cực kép, nó kéo pha của mạch xuống 0 rất nhau. Và đa số trường hợp khó cưỡng lại.
Để khắc phục bạn có thể kéo một dòng tải nhỏ tải điểm out (gọi là dummy load). Nó sẽ hạn chế được điểm cực tải của bạn xuống quá gần 0. Ngoài ra còn có kỹ thuật miller compensation và vài kỹ thuật khác đã được đề cập trong sách. Mình nghĩ bạn có thể tham khảo, .

Chào bạn HT_HT,

Tớ vừa rồi viết nhầm, bạn phải giảm W xuống để cho với một dòng tải nhỏ transistor vẫn ở trạng thái bão hòa không phải là L. Ở đây có một presentation về LDO bạn có thể xem qua.

LDO-IEEE_SSCS_Chapter.pdf

Phase margin rất quan trọng và bạn dùng PM là 10 độ thì không thể chấp nhận được. Thường PM là từ 45 đến 90 độ. Ngay cả khi không bị tự kích, nhưng PM nhỏ sẽ làm cho tín hiện đầu ra bị giao động lên xuống trong một thời gian khi tải hoặc điện áp nguồn thay đổi. Vì thế nhất thiết phải dùng tụ bù. Ngoài ra bạn nói transient không đủ, đó là do gain của mạch khuyếch đại không đủ. Có lẽ là do transistor của bạn không làm việc ở vùng bão hòa nên mới dẫn đến điều này. Bạn Hithere123 có nói là pass transistor có thể không cần làm việc ở vùng bão hòa khi dòng tải nhỏ nhưng tớ vẫn khuyên bạn nên để transistor làm việc ở vùng bão hòa là tốt nhất.

[thuclh]

Ừm, em không nhất thiết phải dùng minimum gate length cho PASS device. Với LDO thì drop out không phải là tham số quan trọng nhất.
(tham khảo) http://www.analog.com/static/importe...es/AN-1072.pdf
Với L = mininimum thi line regulation (PSRR at f = 0) và load regulation của em rất tồi. Ngoài ra với L minimum em cũng khó matching...
Hơn nữa em dùng công nghệ 40nm mà em chọn L = 700nm thì anh không nghĩ đó la L minimum, theo logic thông thường thì L minimum xung quanh 40nm ~ kích thước của một contact.
Em chọn W = 6300nm, L = 700nm tỉ lệ W/L là 6.3um/0.7um, thì theo kinh nghiệm của anh nó tương đối bé. Anh không nghĩ nó có thể dẫn dòng tới 50mA. Đặc biêt ở worst case với conner Slow, Slow, high temprature (i guess). Anh nghĩ em phải tăng lên. Tuy nhiên anh không thể ước đoán nó là bao nhiêu.
...

[hithere123]

Hi thuclh,

Hơn nữa em dùng công nghệ 40nm mà em chọn L = 700nm thì anh không nghĩ đó la L minimum, theo logic thông thường thì L minimum xung quanh 40nm ~ kích thước của một contact.

Với công nghệ thấp thì bao giờ cũng có rất nhiều loại linh kiện cho các mục đích khác nhau, với mạch analog thường không dùng loại "thin gate oxide" như trong các mạch số nên trong công nghệ 40nm mà điện áp lên tới 5V thì anh nghĩ L=700nm cũng không xa giới hạn fab cho phép là bao nhiêu đâu. Với công nghệ 65nm của TSMC, anh chỉ có thể dùng 400nm là min cho các mạch 3.3V max.

Thân mến,

[hithere123]

Hi HT_HT,

Anh có gợi ý nào về trường hợp của em không ạ ?

Trước khi gợi ý anh muốn biết mạch của em có output cap không? hay là loại cap less

Còn 1 điều em thắc mắc nữa là theo tài liệu em đọc thì PASS device là PMOS thì sẽ có nhiều ưu điểm hơn NMOS cụ thể là drop out voltage sẽ nhỏ hơn. Nhưng sao em mô phỏng ở cùng điệu kiện typical thì em lại thấy drop out của NMOS nhỏ hơn (1 chút thôi). Mong anh giải đáp giúp em.

Vấn đề này chúng ta cần quay lại khái niệm drop-out voltage. Đại khái thì ta có thể hiểu đây là giá trị điện áp chênh tối thiểu giữa Vin và Vout để LDO vẫn ổn áp được. Ví dụ một LDO có drop-out là 200mV và điện áp ra là 2V thì Vin phải từ 2.2V trở lên thì LDO mới hoạt động bình thường được. Tuy nhiên nếu điện áp cung cấp nhỏ nhất là 2.5V thì thông số drop-out này cũng không còn mấy ý nghĩa nữa.

Quay trở lại với câu hỏi của em, PMOS tốt hơn NMOS ở trong những trường hợp kiểu như: Vout = 2V, Vin_min = 2.2V, và hai linh kiện NMOS và PMOS đều có drop-out giữa S và D là 200mV. Lúc này nếu em dùng NMOS thì để có đầu ra 2V thì ít nhất điện áp cực gate của NMOS phải có điện áp Vout + Vth và giá trị này chắc chắn lớn hơn 2.2V (2V + Vth > 2V + 200mV); trong khi "drop-out" thực sự giữa S và D của NMOS cũng chỉ 200mV. Nghĩa là Vin trong trường hợp này không thể nhỏ hơn 2V + Vth. Nhưng với PMOS thì vẫn có thể chạy với Vin = 2.2V. Thông thường các mạch LDO NMOS chỉ dùng khi chênh giữa Vin và Vout khá lớn (hoặc nếu không phải charge-pump cực gate của NMOS lớn hơn Vin). PMOS lợi hơn ở điểm: chênh giữa Vin và Vout chỉ cần là drop-out voltage.

Hy vọng đã giải đáp được thắc mắc của em,
Thân mến

[hithere123]

Chào bạn Rommel.de,

Vì thể cách mà người thiết kế thường làm là sử dụng nhiều LDO ví dụ như 1 LDO dùng cho standby mode, 1 LDO dùng cho active mode. Khi dòng tải thấp ta có thể tắt active LDO. Thường xác định dòng tải trong các mode của thiết kế thường không khó và trong mỗi mode dòng tải tương đối không thay đổi. Vì vậy không cần thiết thiết kế LDO với yêu cầu dòng tải thay đổi quá lớn. Ngoài ra việc thiết kế nhiều LDO và đặt phân tán còn làm giảm IR drop.

Cách này hiện rất hay được sử dụng trong SoC, lợi điểm của thiết kế này là người kỹ sư biết được load profile của từng LDO, ví dụ sẽ ít có trường hợp tải đột ngột tăng từ 0A tới maxA trong khoảng micro second. Tuy nhiên, với các LDO dùng cho standby mode, dòng tiêu thụ của chính những LDO này cũng rất bé, cả mạch band-gap + LDO chỉ khoảng ~500nA và những LDO này cũng không là một thiết kế đơn giản. Và đây có lẽ là bàn tới system design mất rồi, trong khi bạn HT_HT chỉ đề cập tới một thiết kế LDO cụ thể

Một vài dòng trao đổi thêm,
Thân mến

[thuclh]

Hì, vâng.
Vậy với công nghệ 40nm thì 3.3V, 5V cũng có thể xem như là high voltage rồi?
Có thể phải add thêm vào một số lớp bảo vệ (LOCOS, light dropped drain...???)???

Thanks anh.

Hi thuclh,



Với công nghệ thấp thì bao giờ cũng có rất nhiều loại linh kiện cho các mục đích khác nhau, với mạch analog thường không dùng loại "thin gate oxide" như trong các mạch số nên trong công nghệ 40nm mà điện áp lên tới 5V thì anh nghĩ L=700nm cũng không xa giới hạn fab cho phép là bao nhiêu đâu. Với công nghệ 65nm của TSMC, anh chỉ có thể dùng 400nm là min cho các mạch 3.3V max.

Thân mến,