Analog IC design

[thuclh]

ACTIVE-SEMI cách đây hơn 1 năm có manh nha thiết kế adaptive load LDO. Em không biết đã thành công chưa?

Chào bạn Rommel.de,



Cách này hiện rất hay được sử dụng trong SoC, lợi điểm của thiết kế này là người kỹ sư biết được load profile của từng LDO, ví dụ sẽ ít có trường hợp tải đột ngột tăng từ 0A tới maxA trong khoảng micro second. Tuy nhiên, với các LDO dùng cho standby mode, dòng tiêu thụ của chính những LDO này cũng rất bé, cả mạch band-gap + LDO chỉ khoảng ~500nA và những LDO này cũng không là một thiết kế đơn giản. Và đây có lẽ là bàn tới system design mất rồi, trong khi bạn HT_HT chỉ đề cập tới một thiết kế LDO cụ thể

Một vài dòng trao đổi thêm,
Thân mến

[dvietd207]

Hi bạn HT_HT,

Theo như những gì mình biết, tuy Vsup min của cậu = 2.5V nhưng Vdrop vẫn rất quan trọng trong việc design pass transistor, với Iload max của cậu = 50mA thì (W/L)pass = 9 là không thể, Cậu xem lại nhé.

Mạch của cậu tớ đoán gain khá bé, nó sẽ ảnh hưởng tới load regulator, nhưng với mạch có gain bé, tớ không nghĩ lại gặp nhiều vấn đề với PM, điều cậu gặp phải về PM tớ chưa biết là vì lý do gì. Tớ đoán mạch của cậu là capless. Về PM, như anh thuclh đã đề cập, có thể 2 cực của cậu gần nhau quá, nó sẽ làm cho PM xuống quá nhanh và rất bé. Để giải quyết vấn đề này, thường thì sẽ phải đưa ra thêm một pole và zero để bù, cậu đọc thêm về Miller compensation và pole zero tracking nhé.

^^

[dvietd207]

Hi anh hithere123,

Em có vài điều chưa hiểu trong reply của anh, mong anh giải thích thêm nhé:

1. "Tuy nhiên nếu điện áp cung cấp nhỏ nhất là 2.5V thì thông số drop-out này cũng không còn mấy ý nghĩa nữa. " theo em thì dù Vsup min có là bao nhiêu, thì Vdrop vẫn là một param thiết yếu để xác định kích thước của pass transistor, đương nhiên là trong trường hợp recommended pass transistor hoạt động trong vùng saturation.

2. "Với công nghệ 65nm của TSMC, anh chỉ có thể dùng 400nm là min cho các mạch 3.3V max." Tại sao Lmin anh lại dùng là 400nm mà không phải là con số khác, theo em thấy thì 400nm là kích thước tương đối lớn. điều gì quyết định đến yếu tố này?

Em cũng muốn nhờ anh góp ý thêm cho về một vấn đề như sau ạ: Nếu làm SOC, em đặt một khối high voltage với Vsup min = 60V cho khối driver, cạnh một khối low voltage Vsup = 1.8V thì có khả thi không ạ, em phải care về những điều gì?

^_^

[thuclh]

Ừm, thực tế là tương đối khó để duy trì drop out tại vin ~ 2.5. Lúc đó Vgs thậm chí không đạt như mong muốn. Nói chung tại điểm đó bạn có tăng W/L nhiều thì hiệu quả có thể không như mong muốn (hiệu quả không cao). Mình đoán ý anh Hithere bảo k có ý nghĩa là vì vậy.

Còn vì sao kích thước L lại lớn vậy thì tùy vào công nghệ và nhà máy fab. Có thể họ có những analog devices riêng khác với digital devices. Với Analog devices ở điện áp 3.3v với công nghệ sub micron thì phải có những biện pháp để tránh hiệu ứng kênh ngắn (punch through, hot carrier ... ). Vì thế L phải có độ dài tương đối. Ngoài ra đôi khi nhà máy fab có thể cung cấp devices với kênh ngắn hơn, nhưng thông thường họ chỉ đưa ra những devices đã được tính toán cẩn thận (well characterized).

Hi anh hithere123,

Em có vài điều chưa hiểu trong reply của anh, mong anh giải thích thêm nhé:

1. "Tuy nhiên nếu điện áp cung cấp nhỏ nhất là 2.5V thì thông số drop-out này cũng không còn mấy ý nghĩa nữa. " theo em thì dù Vsup min có là bao nhiêu, thì Vdrop vẫn là một param thiết yếu để xác định kích thước của pass transistor, đương nhiên là trong trường hợp recommended pass transistor hoạt động trong vùng saturation.

2. "Với công nghệ 65nm của TSMC, anh chỉ có thể dùng 400nm là min cho các mạch 3.3V max." Tại sao Lmin anh lại dùng là 400nm mà không phải là con số khác, theo em thấy thì 400nm là kích thước tương đối lớn. điều gì quyết định đến yếu tố này?

Em cũng muốn nhờ anh góp ý thêm cho về một vấn đề như sau ạ: Nếu làm SOC, em đặt một khối high voltage với Vsup min = 60V cho khối driver, cạnh một khối low voltage Vsup = 1.8V thì có khả thi không ạ, em phải care về những điều gì?

^_^

[hithere123]

Hi dvietd207,

Em có vài điều chưa hiểu trong reply của anh, mong anh giải thích thêm nhé:

1. "Tuy nhiên nếu điện áp cung cấp nhỏ nhất là 2.5V thì thông số drop-out này cũng không còn mấy ý nghĩa nữa. " theo em thì dù Vsup min có là bao nhiêu, thì Vdrop vẫn là một param thiết yếu để xác định kích thước của pass transistor, đương nhiên là trong trường hợp recommended pass transistor hoạt động trong vùng saturation.

Anh có nói là LDO có drop-out là 200mV rồi mà. Khi đã đảm bảo LDO có drop-out 200mV, mà Vin - Vout lúc nào cũng 500mV trở lên thì drop-out chỉ để cho vui đúng không, thậm chí em còn không biết làm thế nào để đo được chính xác drop-out nữa kia.

2. "Với công nghệ 65nm của TSMC, anh chỉ có thể dùng 400nm là min cho các mạch 3.3V max." Tại sao Lmin anh lại dùng là 400nm mà không phải là con số khác, theo em thấy thì 400nm là kích thước tương đối lớn. điều gì quyết định đến yếu tố này?

À mấy bác ở fab dọa anh, không cho cho anh dùng những kích thước kiểu như 355nm Còn yếu tố quyết định thì anh nghĩ mấy bác ở fab sợ Vdd. 65nm thì Vdd khoảng 0.9 tới 1.2V thôi vì nguyên tắc scale down cũng scale down Vdd luôn. Mình muốn dùng 3.3V ở 65nm thì cần làm gate oxide dầy lên, mà dầy lên thì khác gì mos công nghệ 0.35um đâu. Em có thể tưởng tượng thế này: để dùng ở 3.3V thì người ta sẽ chế tạo con mos đời 0.35um bằng những máy móc đời 65nm.

Em cũng muốn nhờ anh góp ý thêm cho về một vấn đề như sau ạ: Nếu làm SOC, em đặt một khối high voltage với Vsup min = 60V cho khối driver, cạnh một khối low voltage Vsup = 1.8V thì có khả thi không ạ, em phải care về những điều gì?

Nguyên tắc là được nếu các bác fab cho phép và em cần tuân thủ rule của các bác fab. Công nghệ cho phép làm 60V min cùng với 1.8V nom thì đắt tiền đây, anh chưa được dùng bao giờ. Nhưng 5V nom điêu khiển mạch 40V max thì anh làm rồi và bên fab họ cũng đặt rule kỹ lắm, phải cách bao nhiêu, đặt những giếng gì, esd ra sao, vvv
Tiếp đến là mấy cái chú ý nói chung về đặt các khối, matching, anh viết ở những trang trước về layout, anh cũng không rõ là ở trang số mấy . Ngoài ra, em phải review kỹ phần layout các đường power, độ rộng, đi qua vùng nào, vvv; Vùng 60V có switching không, nếu có thì cách ly luôn đường đất (chắc phải đặt thêm một giếng nữa); tín hiệu nào nhạy cảm chút thì shield luôn cho chắc ăn; vùng nào có khối điện trở lớn tí thì phía trên shield lớp metal, phía dưới thêm ít isolation ring luôn.

Uhm còn chú ý gì nữa thì phải có mạch cụ thể mới nói tiếp được, những chú ý chung nhất anh cũng đã chia sẻ trên topic này hết rồi. Ah khi nào có dự án làm, rủ anh uống bia anh nói tiếp cho

Thân mến

P/S: @thuclh: có ai liên lạc với em không?

[thuclh]

Hì, em chưa thấy anh ạ, .
Có lẽ sẽ dễ dàng hơn nếu em đang onsite. Em đang thu xếp một số việc. Xong đâu đấy sẽ cày cuốc ngoại ngữ...
...
Kiểu gì cũng có dịp quấy quả anh, hì hì, .

P/S: @thuclh: có ai liên lạc với em không?

[HT_HT]

Em quên mất một số thông tin :
+ Mạch của em là loại có output cap typ là 2.2u
+ Mạch em còn 1 số phần nữa như improve start up, shut down, over-current protection (bảo vệ ngăn không cho dòng vượt quá 100mV ở điều kiện max). Nhưng vì mạch chi tiết khá phức tạp và rối nên em không vẽ vào luôn. Em nghĩ chia ra giải quyết từng vấn đề sẽ tốt hơn.

Àh mà em có câu hỏi về dòng feedback qua hai điện trở R1 và R2. Em nên chọn dòng feedback khoảng bao nhiêu? Nếu dòng feedback quá lớn hoặc quá bé có ảnh hưởng gì đến mạch hay không ạ?
Còn vấn đề các anh nói vì minimum gate length thì em thấy chỉ toàn khuyết điểm vậy ngoài ưu điểm là area nhỏ nó còn có ưu điểm gì nữa không ạ ? Nếu em chọn input stage của error amplifier có length nhỏ và không xét đến vấn đề offset ( vì offset cho phép khá lớn khoảng 30mV) thì có phải trade-off gì không ạ.

Hi HT_HT,



Trước khi gợi ý anh muốn biết mạch của em có output cap không? hay là loại cap less




Vấn đề này chúng ta cần quay lại khái niệm drop-out voltage. Đại khái thì ta có thể hiểu đây là giá trị điện áp chênh tối thiểu giữa Vin và Vout để LDO vẫn ổn áp được. Ví dụ một LDO có drop-out là 200mV và điện áp ra là 2V thì Vin phải từ 2.2V trở lên thì LDO mới hoạt động bình thường được. Tuy nhiên nếu điện áp cung cấp nhỏ nhất là 2.5V thì thông số drop-out này cũng không còn mấy ý nghĩa nữa.

Quay trở lại với câu hỏi của em, PMOS tốt hơn NMOS ở trong những trường hợp kiểu như: Vout = 2V, Vin_min = 2.2V, và hai linh kiện NMOS và PMOS đều có drop-out giữa S và D là 200mV. Lúc này nếu em dùng NMOS thì để có đầu ra 2V thì ít nhất điện áp cực gate của NMOS phải có điện áp Vout + Vth và giá trị này chắc chắn lớn hơn 2.2V (2V + Vth > 2V + 200mV); trong khi "drop-out" thực sự giữa S và D của NMOS cũng chỉ 200mV. Nghĩa là Vin trong trường hợp này không thể nhỏ hơn 2V + Vth. Nhưng với PMOS thì vẫn có thể chạy với Vin = 2.2V. Thông thường các mạch LDO NMOS chỉ dùng khi chênh giữa Vin và Vout khá lớn (hoặc nếu không phải charge-pump cực gate của NMOS lớn hơn Vin). PMOS lợi hơn ở điểm: chênh giữa Vin và Vout chỉ cần là drop-out voltage.

Hy vọng đã giải đáp được thắc mắc của em,
Thân mến

[HT_HT]

Cảm ơn a nhiều. Em quên một vài thông số yêu cầu nên có thể làm anh hiểu nhầm. ^^.
Giới hạn Drop out voltage theo yêu cầu là 400mV và em đã mô phỏng thử, giá trị typ chỉ khoảng 170mV.
Gain của cả LDO là hơn 60dB vì có thêm gain của pass device PMOS. line regulation và load regualtion thì em không gặp vấn đề gì so với yêu cầu. Mạch em có bù pha thêm zero và pole giống schematic.

Hi HT_HT,



Trước khi gợi ý anh muốn biết mạch của em có output cap không? hay là loại cap less




Vấn đề này chúng ta cần quay lại khái niệm drop-out voltage. Đại khái thì ta có thể hiểu đây là giá trị điện áp chênh tối thiểu giữa Vin và Vout để LDO vẫn ổn áp được. Ví dụ một LDO có drop-out là 200mV và điện áp ra là 2V thì Vin phải từ 2.2V trở lên thì LDO mới hoạt động bình thường được. Tuy nhiên nếu điện áp cung cấp nhỏ nhất là 2.5V thì thông số drop-out này cũng không còn mấy ý nghĩa nữa.

Quay trở lại với câu hỏi của em, PMOS tốt hơn NMOS ở trong những trường hợp kiểu như: Vout = 2V, Vin_min = 2.2V, và hai linh kiện NMOS và PMOS đều có drop-out giữa S và D là 200mV. Lúc này nếu em dùng NMOS thì để có đầu ra 2V thì ít nhất điện áp cực gate của NMOS phải có điện áp Vout + Vth và giá trị này chắc chắn lớn hơn 2.2V (2V + Vth > 2V + 200mV); trong khi "drop-out" thực sự giữa S và D của NMOS cũng chỉ 200mV. Nghĩa là Vin trong trường hợp này không thể nhỏ hơn 2V + Vth. Nhưng với PMOS thì vẫn có thể chạy với Vin = 2.2V. Thông thường các mạch LDO NMOS chỉ dùng khi chênh giữa Vin và Vout khá lớn (hoặc nếu không phải charge-pump cực gate của NMOS lớn hơn Vin). PMOS lợi hơn ở điểm: chênh giữa Vin và Vout chỉ cần là drop-out voltage.

Hy vọng đã giải đáp được thắc mắc của em,
Thân mến

Hi bạn HT_HT,

Theo như những gì mình biết, tuy Vsup min của cậu = 2.5V nhưng Vdrop vẫn rất quan trọng trong việc design pass transistor, với Iload max của cậu = 50mA thì (W/L)pass = 9 là không thể, Cậu xem lại nhé.

Mạch của cậu tớ đoán gain khá bé, nó sẽ ảnh hưởng tới load regulator, nhưng với mạch có gain bé, tớ không nghĩ lại gặp nhiều vấn đề với PM, điều cậu gặp phải về PM tớ chưa biết là vì lý do gì. Tớ đoán mạch của cậu là capless. Về PM, như anh thuclh đã đề cập, có thể 2 cực của cậu gần nhau quá, nó sẽ làm cho PM xuống quá nhanh và rất bé. Để giải quyết vấn đề này, thường thì sẽ phải đưa ra thêm một pole và zero để bù, cậu đọc thêm về Miller compensation và pole zero tracking nhé.

^^

[thuclh]

Với mạch của bạn, như mình đã đề cập trước, bạn có thể tận dụng feedback net làm dummy load. R feedback càng bé thì bạn càng có cơ hội cao để control PM ở NO LOAD. Tuy nhiên R bé quá thì ảnh hưởng tới ground current (quiescent current). Ngoài ra nếu R bé thì bạn cũng phải lựa feedforward cap to (nếu bạn dùng thêm tụ feedforward). Như thế thì không lợi.

Àh mà em có câu hỏi về dòng feedback qua hai điện trở R1 và R2. Em nên chọn dòng feedback khoảng bao nhiêu? Nếu dòng feedback quá lớn hoặc quá bé có ảnh hưởng gì đến mạch hay không ạ?

Nếu bạn thiết kế số (digital design) thì scale down là một ưu điểm không gì tuyệt vời hơn (giảm diện tích, tăng mật độ tích hợp, tăng tần số switching, giảm năng lượng tiêu hao (giảm I charge cho gate). Tuy nhiên, thiết kế analog lại chưa tận dụng hết ưu điểm của minimum gate length. Mạch analog nói chung yêu cầu mạch hoạt động ổn định (điểm làm việc tĩnh, độ trôi nhiệt, tốc độ già hóa, matching giữa các devices ...). Những tham số đó nói chung dễ điều khiển hơn khi bạn dùng linh kiện có kích thước VỪA ĐỦ. Mà bạn càng control được behavior của mạch thì xác xuất thiết kế thành công càng cao.

Còn vấn đề các anh nói vì minimum gate length thì em thấy chỉ toàn khuyết điểm vậy ngoài ưu điểm là area nhỏ nó còn có ưu điểm gì nữa không ạ ?

Offset 30mV cũng không phải là quá rộng rãi. Nó có thể bị break ở một worst case nào đó nếu bạn layout matching không tốt. Nói chung L dài thì dễ matching hơn.
Về mặt lý thuyết offset ở đây bao gồm systematic offset và random offset. Để giảm systematic offset thì bạn nên để tỉ lệ Gm của differential pair / Gm của mirror lớn.
Để giảm random offset ngoài yếu tố matching ra thì diện tích (W*L) của differential pair cũng là một tham số quan trọng.
Ở trong phần mềm mô phỏng "spice" nào cũng có kiểu mô phỏng monte carlo. Ở đó người ta cho phép mô phỏng offset, bạn thử tìm hiểu xem.

Nếu em chọn input stage của error amplifier có length nhỏ và không xét đến vấn đề offset ( vì offset cho phép khá lớn khoảng 30mV) thì có phải trade-off gì không ạ.

[thuclh]

Một cách đơn giản để mô phỏng/tính toán kích thước của power fet là bạn dùng nguồn dòng (~current limit*130%(?)) đổ vào cực máng của fet, Vgs fix (ví dụ ~ 2.3V = worst case). Mô phỏng trong điều kiện nhiệt độ cao, corner SS xem Vds bằng bao nhiêu. Chọn kích thước sao cho Vds vẫn thỏa mãn giải cho phép. -> kích thước mosfet.

Cảm ơn a nhiều. Em quên một vài thông số yêu cầu nên có thể làm anh hiểu nhầm. ^^.
Giới hạn Drop out voltage theo yêu cầu là 400mV và em đã mô phỏng thử, giá trị typ chỉ khoảng 170mV.
Gain của cả LDO là hơn 60dB vì có thêm gain của pass device PMOS. line regulation và load regualtion thì em không gặp vấn đề gì so với yêu cầu. Mạch em có bù pha thêm zero và pole giống schematic.[ATTACH=CONFIG]51990[/ATTACH]

[hithere123]

Em quên mất một số thông tin :
+ Mạch của em là loại có output cap typ là 2.2u
+ Mạch em còn 1 số phần nữa như improve start up, shut down, over-current protection (bảo vệ ngăn không cho dòng vượt quá 100mV ở điều kiện max). Nhưng vì mạch chi tiết khá phức tạp và rối nên em không vẽ vào luôn. Em nghĩ chia ra giải quyết từng vấn đề sẽ tốt hơn.

Àh mà em có câu hỏi về dòng feedback qua hai điện trở R1 và R2. Em nên chọn dòng feedback khoảng bao nhiêu? Nếu dòng feedback quá lớn hoặc quá bé có ảnh hưởng gì đến mạch hay không ạ?
Còn vấn đề các anh nói vì minimum gate length thì em thấy chỉ toàn khuyết điểm vậy ngoài ưu điểm là area nhỏ nó còn có ưu điểm gì nữa không ạ ? Nếu em chọn input stage của error amplifier có length nhỏ và không xét đến vấn đề offset ( vì offset cho phép khá lớn khoảng 30mV) thì có phải trade-off gì không ạ.

Chào em,

Anh có một số ý trao đổi thế này:

[1] Power MOS em cần thết kế lại để tải dòng 50mA (6.3um/0.7um chắc chắn không đủ.) Em có thể cho Vout tăng từ 0V tới 2.1V trong khoảng 10ms, sau đó em probe đồ thị có trục y là Vout và trục x là dòng qua power mos. Em sẽ biết được Iout_max của em là bao nhiêu. Theo anh để tải 50mA thì Power MOS của em khoảng 1260um/0.7um.

[2] Mạch của em có hai điểm pole chính, điểm đầu tiên ở đầu ra của error-amp và điểm thứ hai ở output. Khi mô phỏng em cũng cần cho thêm điện trở esr ở tụ 2.2V (20mOhm chẳng hạn). Cái khó nhất ở đây là cả hai pole đều di chuyển khi tải thay đổi. Khi không tải thì error-amp làm Power MOS gần như tắt, và khi full load thì error-amp làm Power MOS ON hết cỡ, nên trở kháng và tụ tương đương nhìn vào đầu ra của error-amp thay đổi khá lớn từ no load sang full load. Tuy nhiên, anh thấy đề bài của em cho Iout từ 1mA tới 50mA có nghĩa là lúc nào ở đầu Vout cũng có ít nhất 1mA trở lên thì anh không nghĩ em lại gặp khó khăn về vấn đề bù pha. Với 1mA thì power MOS lúc nào cũng ON rồi, điểm pole đầu tiên gần như sẽ không thay đổi nhiều, chỉ còn điểm pole ở đầu ra. Em đưa hình ảnh mô phỏng ac ở 1mA và 50mA lên được không? Ngoài ra với mạch ota này anh không nghĩ gain đảm bảo 60 dB ở 50mA, trừ khi dòng bias là rất bẻ (<1uA).

Thế nhé,
Thân mến

[HT_HT]

Chào anh hithere123, cảm ơn anh rất nhiều về những kiến thức rất bổ ích.
[1] Về kích thước của Power MOS thì em ghi lộn. Chính xác là W/L = 6300 um / 0.7 um.

[2] Theo em điểm pole đầu tiên của em được quyết định bởi Power MOS vì tụ ngõ ra lớn (2.2uF), điểm pole thứ 2 được quyết định bởi trở kháng ngõ ra mạch buffer của error amp và tụ kí sinh của power MOS (Cgs và Cgd).
+ Về điện trở ESR trong spec của em là 5m ohm, em không hiểu rõ lắm về khái niệm này. Đó là điện trở do quá trình chế tạo tụ hay là điện trở dùng cho mô phỏng ?
+ Em nghĩ khi tải = 1mA thì điện trở nhìn vảo cực D của PMOS khá bé so với R1(375k) + R2(625K) nên điểm pole đầu tiên sẽ dịch ra xa hơn và phase margin (PM) sẽ giảm rất nhiều. Vì cty em không cho đem tài liệu ra ngoài nên em không thể gửi kết quả mô phỏng cho anh được. Anh thông cảm nhen. Em cũng đã xem kết quả mô phỏng và đúng như anh nói là có sự dịch chuyển của cà 2 pole khi tải đổi từ 1mA thành 50mA.
+ Sao anh gọi mạch LDO này là OTA thế? Em cũng có chút thắc mắc về tên gọi của các mạch khuếch đại. Lúc thì gọi là error amp, lúc thì là comparator, lúc là operation amp, differential amp... mặc dù em thấy schematic có lúc giống nhau nhưng lại được gọi tên khác nhau. Anh phân biệt giúp em được không ạ?
+ Em chưa chạy thử worst case của gain cho Power Mos là PMOS giá trị gain typ của LDO là khoảng 70dB với I bias là 20uA. Em nghĩ dòng I bias càng lớn thì gain phải lớn chứ ạ ? Vì A = gm*r0. Mà gm của input = sqrt (2*Id*uCox*W/L) và r0 của output thì phụ thuộc vào I bias nhưng cũng phụ thuộc vào Length nên em nghĩ giá trị của gain không phài là vấn đề khó khăn, giá trị đó chỉ bị giới hạn bởi PM.
+ Em cũng muốn hỏi về leak current của PMOS và NMOS thì hình như của PMOS lớn hơn phải không ạ? Anh có cách nào giảm leak current của PMOS không ?(em nghĩ là phải giảm kích thước power MOS nhưng như thế thì không thỏa các yêu cầu khác).
+ Cón 1 vấn đề là anh có thể cho em biết khi thiết kế LDO thì nếu đánh giá về mặt performance thì yếu tố nào ng ta xem xét đầu tiên thế ạ? (PM, line/load regulation, line/load transient, leak current, quiescent current, PSR ...)
Cảm ơn anh rất nhiều.

Chào em,

Anh có một số ý trao đổi thế này:

[1] Power MOS em cần thết kế lại để tải dòng 50mA (6.3um/0.7um chắc chắn không đủ.) Em có thể cho Vout tăng từ 0V tới 2.1V trong khoảng 10ms, sau đó em probe đồ thị có trục y là Vout và trục x là dòng qua power mos. Em sẽ biết được Iout_max của em là bao nhiêu. Theo anh để tải 50mA thì Power MOS của em khoảng 1260um/0.7um.

[2] Mạch của em có hai điểm pole chính, điểm đầu tiên ở đầu ra của error-amp và điểm thứ hai ở output. Khi mô phỏng em cũng cần cho thêm điện trở esr ở tụ 2.2V (20mOhm chẳng hạn). Cái khó nhất ở đây là cả hai pole đều di chuyển khi tải thay đổi. Khi không tải thì error-amp làm Power MOS gần như tắt, và khi full load thì error-amp làm Power MOS ON hết cỡ, nên trở kháng và tụ tương đương nhìn vào đầu ra của error-amp thay đổi khá lớn từ no load sang full load. Tuy nhiên, anh thấy đề bài của em cho Iout từ 1mA tới 50mA có nghĩa là lúc nào ở đầu Vout cũng có ít nhất 1mA trở lên thì anh không nghĩ em lại gặp khó khăn về vấn đề bù pha. Với 1mA thì power MOS lúc nào cũng ON rồi, điểm pole đầu tiên gần như sẽ không thay đổi nhiều, chỉ còn điểm pole ở đầu ra. Em đưa hình ảnh mô phỏng ac ở 1mA và 50mA lên được không? Ngoài ra với mạch ota này anh không nghĩ gain đảm bảo 60 dB ở 50mA, trừ khi dòng bias là rất bẻ (<1uA).

Thế nhé,
Thân mến

[hithere123]

Chào em,

Anh tách ra trả lời từng vấn đề một nhé,

Theo em điểm pole đầu tiên của em được quyết định bởi Power MOS vì tụ ngõ ra lớn (2.2uF), điểm pole thứ 2 được quyết định bởi trở kháng ngõ ra mạch buffer của error amp và tụ kí sinh của power MOS (Cgs và Cgd).

Uhm, P ~ 1/(Ro*C), nếu Ro*C càng lớn tức là P ở vị trí càng gần tần số thấp. Với mạch error-amp thì thông thường Ro rất lớn hơn Ro ở Vout. Trong khi đó ở Vout, C lại lớn hơn C ở đầu ra error-amp cũng rất nhiều lần. Nhưng ta cần chú ý là thành phần Cgd ở đầu ra error-amp bị khuếch đại do hiệu ứng Miller bởi hệ số khuyếch đại của Power MOS nữa. Do vậy để biết pole ở đâu đóng vai trò chủ đạo thì tùy từng cấu trúc mạch có thể tính ra. Anh không rõ các thông số mạch của em nhưng anh vẫn nghĩ Ro*C ở đầu ra error-amp lớn hơn Ro*C ở Vout.

Về điện trở ESR trong spec của em là 5m ohm, em không hiểu rõ lắm về khái niệm này. Đó là điện trở do quá trình chế tạo tụ hay là điện trở dùng cho mô phỏng ?

Do tụ điện không thể chế tạo một cách hoàn hảo, kiểu gì cũng có esr. Để biết chính xác thì em tìm tụ 2.2uF định dùng cho LDO của em là loại tụ gì (ceramic chẳng hạn) từ đó em tìm tài liệu kỹ thuật của một nhà máy sản xuất tụ nào đó (vishay chẳng hạn) rồi download tài liệu kỹ thuật của họ về xem tụ đấy có esr và sai số là bao nhiêu. Em biết được những thông số này thì mạch điện mô phỏng của em sẽ giống thực tế hơn đồng nghĩa với kết quả mô phỏng sẽ đáng tin cậy hơn.

Sao anh gọi mạch LDO này là OTA thế? Em cũng có chút thắc mắc về tên gọi của các mạch khuếch đại. Lúc thì gọi là error amp, lúc thì là comparator, lúc là operation amp, differential amp... mặc dù em thấy schematic có lúc giống nhau nhưng lại được gọi tên khác nhau. Anh phân biệt giúp em được không ạ?

OTA là do cấu trúc mạch của em. Đầu ra của mạch error-amp là hiệu hai dòng điện, hay nói cách khác mạch error-amp sẽ khuếch đại sai khác hai tín hiệu điện áp đầu vào thành một dòng điện Iout. Quan hệ V-to-I thì hệ số khuếch đại là transconductance.
Error-amp là do cấu trúc điều khiển ổn áp LDO quy định. LDO cần một mạch khuếch đại sai khác giữa tín hiệu chuẩn (ref) và tín hiệu hồi tiếp (feedback) để ổn định đầu ra.
Nói chung tên gọi mang tính ước lượng. Tùy từng ngữ cảnh (ứng dụng) mà người ta sẽ gọi với những tên khác nhau. Ví dụ comparator dùng khi người ta chỉ quan tâm tới hai trạng thái ở đầu ra, khi in+ > in- thì out = high, nhưng thực chất comparator cũng có thể là một mạch khuếch đại.

Em chưa chạy thử worst case của gain cho Power Mos là PMOS giá trị gain typ của LDO là khoảng 70dB với I bias là 20uA. Em nghĩ dòng I bias càng lớn thì gain phải lớn chứ ạ ? Vì A = gm*r0. Mà gm của input = sqrt (2*Id*uCox*W/L) và r0 của output thì phụ thuộc vào I bias nhưng cũng phụ thuộc vào Length nên em nghĩ giá trị của gain không phài là vấn đề khó khăn, giá trị đó chỉ bị giới hạn bởi PM.

ro ~ 1/Id, --> gm*ro ~ 1/sprt(Id) --> Id nhỏ thì gain cao. Uhm nếu PM là phase margin thì PM là một thông số sinh ra để đánh giá hệ thống trong miền tần số, nó không là nhân tố giới hạn gain. Nếu PM là power mos thì nó là một thành phần trong gain tổng thể, Atotal = Aerror-amp*Apm, nó cũng không một mình giới hạn gain được.

Em cũng muốn hỏi về leak current của PMOS và NMOS thì hình như của PMOS lớn hơn phải không ạ? Anh có cách nào giảm leak current của PMOS không ?(em nghĩ là phải giảm kích thước power MOS nhưng như thế thì không thỏa các yêu cầu khác).

Uhm vấn đề này cần thông tin về cấu trúc mos của công nghệ mới có thể biết chính xác được.

Cón 1 vấn đề là anh có thể cho em biết khi thiết kế LDO thì nếu đánh giá về mặt performance thì yếu tố nào ng ta xem xét đầu tiên thế ạ? (PM, line/load regulation, line/load transient, leak current, quiescent current, PSR ...)

Theo anh đầu tiên là sự ổn định, sau đó tùy từng yêu cầu ứng dụng cụ thể người ta sẽ có những yêu cầu cao hẳn về một yếu tố nào đó, ví dụ mạch ldo cấp nguồn khi ở standby mode thì quiescent current phải rất bé, LDO cung cấp cho mạch low noise thì PSRR sẽ được chú ý, ...

Hy vọng giải đáp phần nào đó thắc mắc của em,
Thân mến,

P/S: ủa mà cty của em ở đâu vậy? em hỏi boss có tuyển người không? giới thiệu anh nhé

[HT_HT]

Cảm ơn anh rất nhiều vì đã dành thời gian trả lời câu hỏi của em nhanh như vậy.

Chào em,

Anh tách ra trả lời từng vấn đề một nhé,



Uhm, P ~ 1/(Ro*C), nếu Ro*C càng lớn tức là P ở vị trí càng gần tần số thấp. Với mạch error-amp thì thông thường Ro rất lớn hơn Ro ở Vout. Trong khi đó ở Vout, C lại lớn hơn C ở đầu ra error-amp cũng rất nhiều lần. Nhưng ta cần chú ý là thành phần Cgd ở đầu ra error-amp bị khuếch đại do hiệu ứng Miller bởi hệ số khuyếch đại của Power MOS nữa. Do vậy để biết pole ở đâu đóng vai trò chủ đạo thì tùy từng cấu trúc mạch có thể tính ra. Anh không rõ các thông số mạch của em nhưng anh vẫn nghĩ Ro*C ở đầu ra error-amp lớn hơn Ro*C ở Vout.

Mạch của em có thông số r0 của error amp khoảng vài M ohm và Cgd của Power Mos ~ 4pF.

Do tụ điện không thể chế tạo một cách hoàn hảo, kiểu gì cũng có esr. Để biết chính xác thì em tìm tụ 2.2uF định dùng cho LDO của em là loại tụ gì (ceramic chẳng hạn) từ đó em tìm tài liệu kỹ thuật của một nhà máy sản xuất tụ nào đó (vishay chẳng hạn) rồi download tài liệu kỹ thuật của họ về xem tụ đấy có esr và sai số là bao nhiêu. Em biết được những thông số này thì mạch điện mô phỏng của em sẽ giống thực tế hơn đồng nghĩa với kết quả mô phỏng sẽ đáng tin cậy hơn.

OTA là do cấu trúc mạch của em. Đầu ra của mạch error-amp là hiệu hai dòng điện, hay nói cách khác mạch error-amp sẽ khuếch đại sai khác hai tín hiệu điện áp đầu vào thành một dòng điện Iout. Quan hệ V-to-I thì hệ số khuếch đại là transconductance.
Error-amp là do cấu trúc điều khiển ổn áp LDO quy định. LDO cần một mạch khuếch đại sai khác giữa tín hiệu chuẩn (ref) và tín hiệu hồi tiếp (feedback) để ổn định đầu ra.
Nói chung tên gọi mang tính ước lượng. Tùy từng ngữ cảnh (ứng dụng) mà người ta sẽ gọi với những tên khác nhau. Ví dụ comparator dùng khi người ta chỉ quan tâm tới hai trạng thái ở đầu ra, khi in+ > in- thì out = high, nhưng thực chất comparator cũng có thể là một mạch khuếch đại.



ro ~ 1/Id, --> gm*ro ~ 1/sprt(Id) --> Id nhỏ thì gain cao. Uhm nếu PM là phase margin thì PM là một thông số sinh ra để đánh giá hệ thống trong miền tần số, nó không là nhân tố giới hạn gain. Nếu PM là power mos thì nó là một thành phần trong gain tổng thể, Atotal = Aerror-amp*Apm, nó cũng không một mình giới hạn gain được.

Cảm ơn anh. Bây giờ thì em hiểu rồi ^^

Theo anh đầu tiên là sự ổn định, sau đó tùy từng yêu cầu ứng dụng cụ thể người ta sẽ có những yêu cầu cao hẳn về một yếu tố nào đó, ví dụ mạch ldo cấp nguồn khi ở standby mode thì quiescent current phải rất bé, LDO cung cấp cho mạch low noise thì PSRR sẽ được chú ý, ...

Em sẽ lưu ý vấn đề này khi thiết kế.

P/S: ủa mà cty của em ở đâu vậy? em hỏi boss có tuyển người không? giới thiệu anh nhé

Em làm ở Renesas. Hihi trình độ của anh mà vào công ty em thì thiệt thòi lắm. Tại cty em không có ưu tiên người có kinh nghiệm, chỉ ưu tiên người làm lâu năm thôi. =.=. Mà anh đang làm ở nước ngoài phải không ạ? Anh đợi viettel global tuyển ak. Nó đang hợp tác với Qualcomm ăn nên làm ra lắm ^^

[thuclh]

Renesas cũng có mặt ở miền bắc rồi sao?

Cảm ơn anh rất nhiều vì đã dành thời gian trả lời câu hỏi của em nhanh như vậy.
Em làm ở Renesas. Hihi trình độ của anh mà vào công ty em thì thiệt thòi lắm. Tại cty em không có ưu tiên người có kinh nghiệm, chỉ ưu tiên người làm lâu năm thôi. =.=. Mà anh đang làm ở nước ngoài phải không ạ? Anh đợi viettel global tuyển ak. Nó đang hợp tác với Qualcomm ăn nên làm ra lắm ^^