Tweet
Em chào các Bác!
Em đã mày mò một thời gian về kiến thức thiết kế ic cả tương tự lẫn số. Hiện nay em đang có trong tay một số bộ công cụ thiết kế IC của hãng Cadence.
Em đang muốn thực hiện một đề tài VLSI để có thêm kinh nghiệm và đang phân vân không biết nên chọn đề tài nào.
Em dự định sẽ thiết kế một bộ ALU 32 bit (MIPS). Nếu ok em sẽ làm tiếp các module khác để thiết kế SoC. Tuy nhiên em chưa thiết kế số (full) bao giờ. Thành ra Em chưa có kinh nghiệm trong sử dụng công cụ cũng như kiến thức tạo Standard Cell, Verification, tổng hợp (Synthesis), phân tích timing....Dù đã hiểu quy trình thiết kế vi mạch số. Vậy nên rất mong các Bác tư vấn giúp đỡ.
Không biết đề tài em chọn như trên có phù hợp với khả năng của em không ? Hoặc các Bác có thể đưa ra những đề tài phù hợp cho em được không?
Hiện em đã code ngôn ngữ Verilog HDL cho module ALU 32 bit ( thực hiện được 4 lệnh MIPS : ADD, SUB, XOR, SLT ). Năm trước khi thực hiện đồ án vi xử lý, bọn em đã Verification and Check trên Modelsim, kết quả thỏa mãn function về mặt logic. Em sẽ rất vui đưa code lên trong bài sau khi mà các Bác góp ý. Trong bộ công cụ của Cadence có bộ NC-Verilog dùng để Verification.
Em được biết sau bước trên là bước Pre-Layout Synthesis và phân tích timing và Cadence có bộ Encounter RTL compiler để thực hiện bước này ?
Theo như em hiểu thì ở bước này, người ta gắn các Standard Cell vào bằng việc viết Constrain trên công cụ để công cụ biên dịch thành Pre-Layout netlist.
Vậy các bác cho em hỏi Standard Cell là gì ? Ví dụ? Có phải nó là những thành phần cơ biết nhất của một module nào đó? Nếu vậy thì ALU 32 bit của em sẽ có các standart cell như sau : các cổng AND, OR, XOR, NOT...?
Virtuoso ADE được dùng để thiết kế Standard Cell này phải không ạ?
EM cảm ơn các Bác!
Trân trọng!
Em đã mày mò một thời gian về kiến thức thiết kế ic cả tương tự lẫn số. Hiện nay em đang có trong tay một số bộ công cụ thiết kế IC của hãng Cadence.
Em đang muốn thực hiện một đề tài VLSI để có thêm kinh nghiệm và đang phân vân không biết nên chọn đề tài nào.
Em dự định sẽ thiết kế một bộ ALU 32 bit (MIPS). Nếu ok em sẽ làm tiếp các module khác để thiết kế SoC. Tuy nhiên em chưa thiết kế số (full) bao giờ. Thành ra Em chưa có kinh nghiệm trong sử dụng công cụ cũng như kiến thức tạo Standard Cell, Verification, tổng hợp (Synthesis), phân tích timing....Dù đã hiểu quy trình thiết kế vi mạch số. Vậy nên rất mong các Bác tư vấn giúp đỡ.
Không biết đề tài em chọn như trên có phù hợp với khả năng của em không ? Hoặc các Bác có thể đưa ra những đề tài phù hợp cho em được không?
Hiện em đã code ngôn ngữ Verilog HDL cho module ALU 32 bit ( thực hiện được 4 lệnh MIPS : ADD, SUB, XOR, SLT ). Năm trước khi thực hiện đồ án vi xử lý, bọn em đã Verification and Check trên Modelsim, kết quả thỏa mãn function về mặt logic. Em sẽ rất vui đưa code lên trong bài sau khi mà các Bác góp ý. Trong bộ công cụ của Cadence có bộ NC-Verilog dùng để Verification.
Em được biết sau bước trên là bước Pre-Layout Synthesis và phân tích timing và Cadence có bộ Encounter RTL compiler để thực hiện bước này ?
Theo như em hiểu thì ở bước này, người ta gắn các Standard Cell vào bằng việc viết Constrain trên công cụ để công cụ biên dịch thành Pre-Layout netlist.
Vậy các bác cho em hỏi Standard Cell là gì ? Ví dụ? Có phải nó là những thành phần cơ biết nhất của một module nào đó? Nếu vậy thì ALU 32 bit của em sẽ có các standart cell như sau : các cổng AND, OR, XOR, NOT...?
Virtuoso ADE được dùng để thiết kế Standard Cell này phải không ạ?
EM cảm ơn các Bác!
Trân trọng!
Comment