GALS - xu hướng thiết kế vi mạch trong tương lai gần

[yesme@]

Công nghệ thiết kế vi mạch bắt đầu từ những mạch dị bộ (hay còn gọi là không đồng bộ), tiếng anh gọi là asynchronous. Nhược điểm của phương pháp xây dựng mạch kiểu dị bộ là rắc rối và phức tạp. Đó chính là lý do phương pháp thiết kế mạch đồng bộ (synchronous) ra đời. Tuy nhiên, trong vài năm gần đây người ta lại có xu thế quay trở lại với phương pháp thiết kế các mạch dị bộ và phát triển các phương pháp này. Vậy lý do tại làm sao ?

Nhờ các công nghệ xử lý tiên tiến, các vi mạch ngày càng được thu nhỏ, các hệ thống trên chip (SoC: Systems-on-Chip) ngày càng lớn hơn và phức tạp hơn. Điều này dẫn đến việc phân tích yếu tố thời gian của các cấu trúc mạch và dây dẫn trở nên rất khó khăn và trở nên không thể thực hiện được. Ngoài ra, công suất tiêu thụ và việc sắp xếp các linh kiện trên đế silicon cũng là những vấn đề đau đầu đối với các nhà thiết kế. Chưa kể đến hàng loạt vấn đề khác như hiện tượng méo tín hiệu đồng hồ (clock signal), hiện tượng gây nhiễu sóng điện từ, etc. Hàng loạt vấn đề xảy ra chính là động cơ thúc đẩy các nhà thiết kế quay trở lại với phương pháp thiết kế mạch di bộ.

Ưu điểm của mạch dị bộ so với mạch đồng bộ có thể kể đến như: mức tiêu thụ năng lượng thấp (chỉ những phần tử mạch nào hoạt động mới tiêu thụ năng lượng); tốc độ xử lý cao; gây nhiễu sóng điện từ thấp (do không tồn tại xung nhịp đồng hồ); hoạt động tốt với dải điện áp thay đổi rộng; tỏa nhiệt ít hơn; không dùng xung nhịp đồng hồ và do vậy không có hiện tượng méo xung nhịp đồng hồ; ngoài ra mạch di bộ cũng có ứu điểm trong việc mô đun hóa hệ thống; etc.

Nhược điểm của phương pháp thiết kế mạch di bộ là thiếu các công cụ thương mại dành cho phát triển/thiết kế mạch di bộ. Vấn đề này kéo theo hàng loạt vấn đề như kéo dài thời gian thiết kế sản phẩm, giá thành cao, etc. Ngoài ra, các vấn đề về tiêu thụ năng lượng, diện tích chiếm chỗ của các mạch điều khiển giao tiếp truyền thông đang là các vấn đề trở ngại.

Để kết hợp các ưu điểm của cả hai phương pháp, xu hướng hiện tại là người ta xây dựng các hệ thống GALS (Globally Asynchronous - Locally Synchronous). Có nghĩa là các môdun đồng bộ giao tiếp dị bộ với nhau thông qua một kiến trúc truyền thông không đồng bộ. Ưu điểm của hệ thống GALS là tránh được các vấn đề về xung nhịp đồng hồ như hiện tượng méo xung nhịp đồng hồ toàn cục, dễ dàng mô đun hóa các chức năng của hệ thống, etc. Ngoài ra, nó còn cho phép xây dựng các hệ thống với nhiều xung nhịp đồng hồ khác nhau, mỗi xung nhịp đồng hồ dành cho mỗi block. Kiến trúc truyền thông toàn cục thường sẽ được xây dựng bằng các mạch dị bộ.

Trên đây là những lý do vì sao ITRS đã tiên đoán rằng trong tương lai gần, GALS sẽ là phương pháp thiết kế chủ đạo trong công nghệ thiết kế các vi mạch điện tử.

[neo]

anh yesme có thônng tin này hay quá. Em cũng đang học về mạch tuần tự bất đồng bộ. khong biết liệu một ngày nào đó sẽ có một con cpu bất đồng bộ không nhỉ!

[yesme@]

Hiện nay đã có một số nơi thiết kế thành công asynchronous CPU rồi. Trong đó phải kể đến hai đại gia là ARM và Philips. Hy vọng trong tương lai gần chúng ta sẽ có các asynchronous processors dưới dạng các sản phẩm thương mại.

Ngoài ra một số kiến trúc async. processors khác cũng đã được giới thiệu bởi một số nhóm nghiên cứu tại các trường đại học, viện nghiên cứu như: University of Manchester, UK; Caltech University, USA; TIMA laboratory, France; etc.

[TheKing]

vậy trong một thiết kế,chẳng hạn có hai khối chức năng,sử dụng cơ chế đồng bộ dùng chung một xung clock,mỗi khối đều có một thời gian setup,thời gian hold,thời gian truy xuất,và dĩ nhiên các tín hiệu điều khiển được phát ra từ một khối nào đó khi có một xung cạnh lên của clock,và cũng khi có xung clock,khỗi kia nhận tín hiệu điều khiển của khối kia,vấn đề là làm sao thỏa mãn được các yêu cầu về thời gian(đang nói đến đồng bộ,chưa đề cập đến bất đồng bộ).Chẳng hạn khi mình dùng bộ điều khiển để truy xuất một khối RAM do mình viết chẳng hạn,xung clk đầu tiên mình phải phát ra địa chỉ,sau đó vài clk sau,mình mới kích hoạt chân RD,rùi một vài clk sau nữa mình mới đọc dữ liệu?ngoài cách này ra còn có cách gì tốt hơn làm cho chương trình trở nên mạch lạc hơn không?rồi trong một thiết kế lớn,có rất nhiều khối,thì phải làm sao?