Từ cát đến chip.

[Paddy]

Metrology I

Chào bác Paddy,
Cảm ơn bác đã bỏ chút thời gian nói thêm về mấy thắc mắc của em.

Về vấn đề làm sao đạt được độ dày của lớp SiO2 cỡ x10nm như yêu cầu hiện nay thì em sẽ tiếp tục tìm hiểu. Em thì nghĩ đơn giản là độ dày của nó sẽ gần đúng phụ thuộc vào nồng độ Oxy bơm vào, tức là yếu tố nồng độ bơm vào sẽ đóng vai trò quyết định ảnh hưởng tới tốc độ (độ dày/thời gian) của các quá trình oxi hóa, nên muốn tham khảo bác xem liệu nó có còn đúng là yếu tố quyết định đối với các công nghệ hiện nay và sắp tới không thôi.

Tiện bác hỏi về độ dầy thì tới nói luôn về khâu Metrology. Khâu này là về đo đạc trên wafer.

Trong hãng tớ thì đây không phải là 1 khâu riêng. Mỗi khâu như thinfilm, diffusion đều có phần metrology hết. Nhóm nào thì lo phần metrology của nhóm đó.

Trong khâu thinfilm thì làm sao đo độ dầy của SiO2 được ? Chắc các bác có nhiều lần trong đời nhìn thấy mấy vũng nước mưa mà bị xăng hay dầu từ xe máy nhỏ xuống rồi. Các bác có để ý thấy vết dầu loang này có đủ thứ mầu trên đó không ? Cái này trong quang học kêu là diffraction.

Tớ không rành về quang học lắm nên nói sai thì các bác chỉnh giùm nhé.

Khi ánh sáng chiếu lên mặt lớp dầu loang thì bị phản chiếu lại. Một phần ánh sáng đi qua lớp dầu này và bị phản chiếu bởi mặt nước phía dưới lớp dầu. Vì khúc xạ ánh sáng của dầu nên bước sóng sẽ thay đổi. Khi hai ánh sáng này bị phản chiếu lại thì không còn là ánh sáng trắng nữa mà sẽ bị phân ra thành nhiều mầu khác nhau. Tùy theo độ dầy của lớp dầu loang mà mầu sẽ khác nhau.

Phần metrology đo SiO2 dùng hiện tượng này để đo độ dầy. Một tia sáng chiếu xéo xuống mặt wafer. Mặt SiO2 sẽ phản chiếu 1 phần, phần còn lại thì mặt wafer (phía dưới lớp SiO2) phản chiếu lên. Tùy theo độ dầy của mặt (và cũng tùy theo góc chiếu) mà nó sẽ cho ra những mầu khác nhau.

Link dưới có đưa ra công thức tính độ dầy trong quang học nếu các bác muốn rõ thêm.

http://physics.bu.edu/~duffy/py106/Diffraction.html

Coi phần - a film of oil on water...




Hình trên cho thấy cùng 1 wafer mà vì ánh sáng đến khác góc mà cho ra những mầu khác nhau.

Máy móc của phần này thì rất phức tạp, nhưng nguyên lý thì rất đơn giản như vết dầu trên vũng nước mưa thôi !

[hithere123]

Chào bác Paddy,

Trước hết cảm ơn bác về những thông tin mà bác đã chia sẻ. Sau khi làm việc với các bác bên fab em cũng biết thêm được chút ít.
Quyết định về nồng độ bao nhiêu cũng quan trọng nhưng nó thuộc khía cạnh khác (em có đề cập ở dưới, bác cho ý kiến nhé); vấn đề chính trong việc đảm bảo mấy cái em cần về độ dày cũng như độ sâu đồng đều (uniform) lại đúng là tại mấy cái máy như bác nói. Việc quyết định các tham số máy (công thức nấu nướng) như thời gian, nhiệt độ, điện là rất mệt não. Cũng phải nói thêm là ở đây là em chỉ đề cập tới phần front-end (tạo ra con MOSFET) chứ không có ý nói tới phần back-end (đục lỗ + nối dây) vì cái này em chưa được xem qua. Về việc "lau chùi" máy như bác đề cập thì nó có trong quy trình chuẩn rồi và nó gần như là yêu cầu bắt buộc nên em không nghĩ nó là nguyên nhân chính của vấn đề em đang gặp phải. Tuy nhiên việc đo nhiệt thì đúng là phần rất khó. Rất mong những bài viết tới của bác có đề cập tới vấn đề này. Tóm lại vấn đề của em vẫn chưa giải quyết được một cách thỏa đáng tuy nhiên cả hai bên đi đến thống nhất nguyên nhân có thể chấp nhận được là do đây là test chip, không chỉ kiểm tra chức năng mà còn kiểm tra sự ổn định của công nghệ nữa nên có thể nói mấy cái lỗi này là nằm trong dự đoán từ trước --> quyết định kiểm tra hết rồi tape-out lại (hix).
Nhân đây em cũng muốn chia sẻ về công việc nghiên cứu làm sao chuyển từ 130nm xuống 90nm rồi xuống tiếp 65nm .... (theo ý hiểu của em). Hóa ra công việc của các bác ấy cũng chẳng khác công việc thiết kế của tụi em là mấy. Đầu tiên là bắt đầu với một linh kiện 130nm, các bác ấy sẽ thử giảm chiều dày lớp oxit gate, chiều dài kênh, độ sâu nguồn/máng, ... sau đó là mô phỏng trên máy tính để xem kết quả của việc điều chỉnh như thế nó sẽ có kết quả như thế nào. Mỗi khi thay đổi một thông số nào đấy các bác ấy sẽ mô phỏng điện linh kiện xem các thông số về điện có ổn không. Việc mô phỏng này gọi là mô phỏng linh kiện và đây là cách để tìm ra công thức nấu nướng phù hợp. Nếu thấy mọi việc ổn thì các bác ấy sẽ làm thử, rồi cũng test, rồi cũng so sánh, nói chung là gần như giống y hệt bọn em làm thiết kế. Thế mà hồi đầu tiên em cứ tưởng các bác ấy ngồi tạo linh kiện như bọn em ngồi làm thí nghiệm hóa học, pha cái này chút cái kia chút, ... Tất nhiên nền tảng của các bác này về mấy vật liệu trong bảng tuần hoàn các nguyên tố hóa học thì khỏi chê rồi. Và việc nghiên cứu pha chế vật liệu nhóm này vào nhóm kia lại thuộc một kía cạnh khác như em đề cập ở trên về việc quyết định nồng độ.

Một vài dòng chia sẻ vậy, rất mong bác sẽ bổ khuyết những phần em hiểu chưa thật đúng. Kính bác!

P/S: Theo như những gì em hóng hớt được thì Intel làm mấy cái này là ổn nhất bác nhỉ? linh kiện của Intel nhìn nuột lắm bác ạ, chiều dày oxit cỡ nm mà nhìn từ đầu kênh đến cuối kênh vẫn Nguyễn Y Vân, sợ thật, hì

[Paddy]

Non-Uniformity

Chào bác Paddy,

Trước hết cảm ơn bác về những thông tin mà bác đã chia sẻ. Sau khi làm việc với các bác bên fab em cũng biết thêm được chút ít.
Quyết định về nồng độ bao nhiêu cũng quan trọng nhưng nó thuộc khía cạnh khác (em có đề cập ở dưới, bác cho ý kiến nhé); vấn đề chính trong việc đảm bảo mấy cái em cần về độ dày cũng như độ sâu đồng đều (uniform) lại đúng là tại mấy cái máy như bác nói. Việc quyết định các tham số máy (công thức nấu nướng) như thời gian, nhiệt độ, điện là rất mệt não. Cũng phải nói thêm là ở đây là em

P/S: Theo như những gì em hóng hớt được thì Intel làm mấy cái này là ổn nhất bác nhỉ? linh kiện của Intel nhìn nuột lắm bác ạ, chiều dày oxit cỡ nm mà nhìn từ đầu kênh đến cuối kênh vẫn Nguyễn Y Vân, sợ thật, hì

Tiện bác hỏi về sự đồng đều nên tớ nêu lên lối đo của sự không đồng đều hay là Non Uniformity. Đây là một con số cho biết sự không đồng đều của lớp SiO2 hoặc các lớp kim loại.

Tùy theo loại chip, loại process cho nên mỗi lớp có một độ không đều riêng mà có thể chấp nhận được (tức là không gây ra ảnh hưởng nhiều khi hoạt động).

TD: lớp gate oxide rất quan trong. Độ dầy mỏng ảnh hưởng rất nhiều đến khả năng hoạt động của transistor. Lớp oxide dùng trong D1, D2 thì lại không quan trong lắm đối với như lớp gate oxide.

Hơn nữa nếu con transistor chỉ dùng nhưng công tắc, bật lên và tắt xuống thì lớp gate oxide lại không quan trọng bằng nếu con transistor này dùng trong audio amplifier. Đây là một lối nói tổng quát thôi đấy nhé. Chứ không mấy bác bên digital lại nói sao đồ của các bác không quan trọng bằng analog.

Trở lại phần không đồng đều non-uniformity. Nó có rất nhiều nguyên nhân để gây ra. Cái thường thấy nhất là shower head dẫn ga bị dơ (ga phun ra không đều trên mặt wafer, chỗ nhiều ga, chỗ ít ga), pedestal đựng wafer không song song với shower head. Máy P5000 của AMAT đòi hỏi sự chênh lệch dưới 2mil. Đối với máy CVD P5000 nếu bóng đèn chiếu nóng bị đứt 1 vài bóng (làm cho một phần của wafer nguội hơn phần khác) thì cũng đưa tới vấn đề này.

Một bệnh hay thấy thứ 2 là cửa lò không kín (sẽ nói riêng phần này trong những post sau). Vì không khí thoát vô được trong lò, đem theo chất dơ và làm nhiệt độ ngay chỗ thoát thẩp hơn, do đó sẽ đưa ra sự không đồng đều.
Một vài bệnh nữa rất hiếm, nhưng đã xẩy ra là mảnh vụn của wafer bể nằm trên pedestal, hoặc wafer không nằm gọn phía trong lòng pedestal (làm mặt wafer không song song với shower head nữa).

Trong link dưới:

Trang 194 có hình lò PECVD.

Trang 196 có hình đo độ non-uniformity trên wafer. Hình này cho thấy độ dầy mỏng dùng "cao độ" giống như bản đồ nổi dùng để đi rừng.

Nếu bác có bản đồ này và nhìn thấy phần quá không đồng đều nằm qua ra hướng cửa lò CVD là đa số bịnh hở cửa lò. Còn hình lòng chảo hay cái đồi thì nhiều khi tại plasma (pedestal bị dơ). Nói chung chung thôi nhé, dù rằng cùng một loại lò, nhưng mỗi lò nó hay có một bệnh riêng của nó, bác phải mò hổi lịch sử của con bịnh rồi từ đó rút ra kết luận.

http://books.google.com/books?id=aZ4...ormity&f=false

[hithere123]

Chào bác Paddy,

Trước đây em có thắc mắc là làm sao đạt được độ dày của lớp oxide cỡ nm, thì mấy cái lò Vapor Deposition này giải quyết ngon lành vì theo nguyên tắc có thể đảm bảo độ dày một lớp với chiều dày bằng khoảng cách mono phân tử. Bổ xung thêm với bác liên quan đến độ đồng đều của lớp gate oxide thì yếu tố này quan trọng lắm, vì nó quyết định chính khả năng điểu kiển của gate tới dòng drain, nhất là đối với công nghệ kênh ngắn như hiện nay. Ví dụ bề dày lớp gate oxide thay đổi khoảng 0.2nm thì dòng drain đã thay đổi hơn nhau khoảng 10 lần rồi.

Mong bác tiếp tục chia sẻ những kiến thức quý báu cho mọi người, quả thực từ khi tiếp xúc với các bác làm process cũng thấy thinh thích cái anh công nghệ này rồi, nó làm cho em thay đổi nhận thức về tầm quan trọng sự có mặt của một fab ở Việt Nam. Lĩnh vực này đi tắt đón đầu chưa chắc đã là một ý hay. Vài dòng trao đổi thêm với bác vậy, nếu có gì chưa thật đúng, bác chỉnh lại nhé.

Chúc bác thêm một cuối tuần vui vẻ!

Thân mến.

[Paddy]

Metrology II

Sẵn nói về đo đạc wafer thì nói luôn phần kế tiếp của Metrology.

Ngoài vấn đề đo độ dầy của lớp SiO2 nó còn đùng để đo bụi bặm do máy móc gây ra. Những hột bụi này cực nhỏ, nhưng đủ làm hư mạch điện trong IC.

Loại đo này kêu là PWP (Particles per Wafer per Pass). Tạm dịch là số bụi trên mỗi wafer trong một lần đi qua máy.

Cách đo thì dễ thôi, dùng một wafer còn nguyên xi (dân trong nghề kêu là virgin wafer = wafer còn gin, hay blank wafer). Đưa qua máy đo bụi coi trên mặt có bao nhiêu hột bụi.

Cho wafer chạy vô máy, nhưng không bật plasma, ga, điện gì hết. Cũng gần như bác bỏ 1 con gà vào lò nướng nhưng không bật điện để coi trong lò có "muội than" bám vào con gà không.

Sau khi lấy wafer ra thì đưa qua máy đo bụi coi bao nhiêu hột bụi. Nếu số bụi sau khi đi qua máy trừ đi bụi trước khi vô máy quá nhiều thì máy đó thuộc loại dơ vì "cơ khí" (mechanical) và cần phải đem ra lau chùi.

Thế thì bao nhiêu hột bụi được coi là dơ ? Cái này tùy theo mỗi process và mỗi hãng, và hột bụi to cỡ nào. TD: làm 1 cái diode thì dăm hột bụi chỉ làm hư vài con diode trên một wafer có vài chục ngàn con diode. Trường hợp này thì chắc chắn không ai tốn thì giờ mở máy ra lau hết vì 1 con diode giá bán chắc là vài xu. Tuy nhiên cũng vài hột bụi đó trên wafer cho CPU thì lại chuyện khác nữa vì CPU chắc cũng vài chục USD tới vài trăm.

Cuối cùng thì đo thế nào để đếm bụi ? Nghe thấy có vẻ "kỹ nghệ cao" nhưng thật ra cũng rất đơn giản. Đơn giản còn hơn đo độ mỏng của SiO2 trong bài Metrolody I. Nó rất đơn giản đến nỗi các bác dùng hàng ngày mà không biết đấy. Thay vì viết ngay ra đây, để các bác đoán chơi cho vui, rồi tớ sẽ viết thêm trong bài tới.

Paddy.

[Rommel.de]

Chào anh Paddy,

Việc làm sao đếm được số hạt bụi em hoàn toàn không biết nhưng cũng thử đoán mò. Nếu sai thì anh chỉ ra giúp em.

Em nghĩ tấm wafer phẳng như một cái gương vậy. Nếu ta chiếu một nguồn sáng lên tấm wafer thì ánh sáng sẽ bị phản xạ theo một hướng duy nhất, tức là tại những hướng khác ta sẽ không nhìn thấy hoặc không thu được ánh sáng. Tuy nhiên nếu trên mặt wafer có bụi thì những hạt bụi này sẽ làm tán xạ ánh sáng theo nhiều hướng. Vì thế ở những hướng khác ta vẫn có thể nhìn thấy ánh sáng từ những hạt bụi này phản xạ ra. Dựa trên cách này ta có thể đếm số hạt bụi.

Nhân tiện có một số thắc mắc về công nghệ em muốn hỏi anh.

1. Em thấy nói với những công nghệ mới sự gia nhiệt trong quá trình chế tạo sẽ làm giảm hiệu suất của transistor. Sự gia nhiệt làm cho các hạt pha tạp bị khuếch tán rộng ra nên hiệu suất transistor giảm đi. Anh có thể nói cụ thể hơn là tại sao như vậy không.

2. Công nghệ mới hiện nay luôn sử dụng kỹ thuật salicide để làm giảm điện trở của diffusion và polysilicon. Tuy nhiên kỹ thuật này không cho phép self-aligned contact nên luôn có khoảng cách từ contact đến phần bên ngoài diffusion, và poly. Trong khi đó kỹ thuật polycide được sử dụng ngày xưa lại cho phép làm self-aligned contact. Cái này em cũng chưa hiểu.

3. Trong công nghệ chế tạo chip logic, người ta sau khi tạo xong lớp poly cho cực gate thì thực hiện halo implant để tạo một lớp rất mỏng n++ cho source và drain. Sau đó người ta tạo spacer rồi mới implant để tạo n+ cho source và drain một lớp dày. Nếu em hiểu đúng thì quá trình halo implant đầu tiên cần một lớp n++ có độ pha tạp rất cao để depletion region rất mỏng cho phép giảm channel length đến mức nhỏ nhất. Tuy nhiên khi lớp depletion region quá mỏng như vậy thì tunnelling leakage current sẽ quá lớn. Vì vậy người ta chỉ làm một lớp rất mỏng. Vùng thật sự tạo source và drain sau đó có mức pha tạp không quá cao để giảm leakage current, và do sử dụng spacer nên khoảng cách giữa chúng tương đối xa. Bên cạch phương pháp này em thấy khi chế tạo DRAM người ta không sử dụng phương pháp implant để chế tạo source và drain mà lại sử dụng epitaxy để tạo một lớp n+ nổi lên trên khoảng 60nm. Anh có thể so sánh ưu nhược điểm của phương pháp implant và sử dụng epitaxy.

[Paddy]

Chào anh Paddy,

Việc làm sao đếm được số hạt bụi em hoàn toàn không biết nhưng cũng thử đoán mò. Nếu sai thì anh chỉ ra giúp em.

Em nghĩ tấm wafer phẳng như một cái gương vậy. Nếu ta chiếu một nguồn sáng lên tấm wafer thì ánh sáng sẽ bị phản xạ theo một hướng duy nhất, tức là tại những hướng khác ta sẽ không nhìn thấy hoặc không thu được ánh sáng. Tuy nhiên nếu trên mặt wafer có bụi thì những hạt bụi này sẽ làm tán xạ ánh sáng theo nhiều hướng. Vì thế ở những hướng khác ta vẫn có thể nhìn thấy ánh sáng từ những hạt bụi này phản xạ ra. Dựa trên cách này ta có thể đếm số hạt bụi.

Nhân tiện có một số thắc mắc về công nghệ em muốn hỏi anh.

1. Em thấy nói với những công nghệ mới sự gia nhiệt trong quá trình chế tạo sẽ làm giảm hiệu suất của transistor. Sự gia nhiệt làm cho các hạt pha tạp bị khuếch tán rộng ra nên hiệu suất transistor giảm đi. Anh có thể nói cụ thể hơn là tại sao như vậy không.

2. Công nghệ mới hiện nay luôn sử dụng kỹ thuật salicide để làm giảm điện trở của diffusion và polysilicon. Tuy nhiên kỹ thuật này không cho phép self-aligned contact nên luôn có khoảng cách từ contact đến phần bên ngoài diffusion, và poly. Trong khi đó kỹ thuật polycide được sử dụng ngày xưa lại cho phép làm self-aligned contact. Cái này em cũng chưa hiểu.

3. Trong công nghệ chế tạo chip logic, người ta sau khi tạo xong lớp poly cho cực gate thì thực hiện halo implant để tạo một lớp rất mỏng n++ cho source và drain. Sau đó người ta tạo spacer rồi mới implant để tạo n+ cho source và drain một lớp dày. Nếu em hiểu đúng thì quá trình halo implant đầu tiên cần một lớp n++ có độ pha tạp rất cao để depletion region rất mỏng cho phép giảm channel length đến mức nhỏ nhất. Tuy nhiên khi lớp depletion region quá mỏng như vậy thì tunnelling leakage current sẽ quá lớn. Vì vậy người ta chỉ làm một lớp rất mỏng. Vùng thật sự tạo source và drain sau đó có mức pha tạp không quá cao để giảm leakage current, và do sử dụng spacer nên khoảng cách giữa chúng tương đối xa. Bên cạch phương pháp này em thấy khi chế tạo DRAM người ta không sử dụng phương pháp implant để chế tạo source và drain mà lại sử dụng epitaxy để tạo một lớp n+ nổi lên trên khoảng 60nm. Anh có thể so sánh ưu nhược điểm của phương pháp implant và sử dụng epitaxy.

Bác đoán đúng rồi đấy. Nó giống như một máy scanner hay copier thôi.




1. Ý bác là nếu nâng nhiệt độ lên thì các chất dopant bị loãng ra phải không ? Nếu vậy thì coi hình trên, và đọc thêm về phần diffusion. Khi nâng nhiệt độ lên thì các chất pha tạp sẽ bị "thấm" từ vùng có "độ cao" tới vùng có "độ" thấp. Nói cụ thể hơn thì không được là vì tớ không học về món này. Nhưng đại khái là trong nhiệt độ cao các phân tử "rung" lên làm các phân tử pha tạp dễ dàng "luồn lách" và di tản qua vùng khác mà ít chất tạp hơn. Đây là 1 trong những khó khăn của vấn đề làm wafer trong những bước sau diffusion. Sau bước diffusion thì các wafer sẽ không được sử lý trên một nhiệt độ trong một khoảng thời gian nào đó. Nếu làm hơn thì sẽ vùng diffusion sẽ bị "lạt" đi (coi ướp thịt).

2. và 3. thì tớ không biết rõ lắm.

[hithere123]

Chào bác Paddy và bạn Rommel.de,

Xin phép bác Paddy được trao đổi thêm một số vấn đề với bạn Rommel.de tại đây.

Không biết bạn Rommel.de nói tới hiệu suất của transistor giảm là nói tới hiện tượng khi transistor on, dòng từ source tới drain không lớn như mong đợi và xuất hiện dòng đáng kể từ kênh xuống đế có phải không. Nếu ở trường hợp này thì theo mình biết là trong các công nghệ hiện nay (nhỏ hơn 130nm), cực source và cực drain cần thỏa mãn chiều sâu chế tạo ngày càng nông trong khi nồng độ pha tạp lại ngày càng cao. Điều này đảm bảo không xảy ra punch through giữa source và drain (chiều sâu nông); đồng thời điện trở của cực drain và cực source giảm (nồng độ pha tạp cao). Quá trình gia nhiệt sẽ làm cho điểm peak nồng độ pha tạp (quá trình ướp thịt) giảm về độ lớn; và chiều sâu cực source và drain sẽ không đảm bảo độ nông cần thiết, dẫn tới hệ quả là quá trình gia nhiệt sẽ làm giảm hiệu suất của transistor.

Còn vấn đề về self aligned theo mình biết kỹ thuật salicide (cobalt silicide hay NiSi hiện nay) cho phép self aligned với gate, source và drain cực tốt vì cobalt không phản ứng với oxide. Mục đích tạo salicide này chính là giảm điện trở contact giữa metal và G/S/D/. Sau khi làm xong salice, một lớp oxide khá dày sẽ được phủ lên toàn bộ chip, sau đó mới đục lỗ làm contact. Mình không hiểu cơ chế policide mà bạn đề cập tới có khả năng self aligned contact nghĩa là như thế nào. Rất mong được trao đổi thêm với bạn về vấn đề này.

Về vấn đề halo implant mình cũng muốn trao đổi thêm một chút, tạp chất để làm halo phải cùng loại với tạp chất tạo đế. Tuy nhiên bạn có đề cập tới loại tạp chất tạo halo lại cùng loại với tạp chất làm source và drain và mục đích là để làm source và drain. Tạo một lớp mỏng cho drain và source sau đó tạo spacer và tạo một lớp dày source và drain cho các công nghệ kênh ngắn thì mình hiểu đó là LDD (lightly doped drains) process sequence. Nghĩa là sau khi tạo gate xong thì một lớp mỏng với nồng độ tạp chất thấp được pha tạp tạo source và drain trước (giảm hiệu ứng kênh ngắn); sau đó phủ Nitride, ăn mòn nitride tạo spacer; rồi mới tiến hành pha tạp lại source và drain với nồng độ cao hơn (gấp ~100 lần) lần trước. Như thế là những gì mình hiểu về kỹ thuật tạo drain và source ở đây gần như là ngược với bạn rồi. 

Thân mến.

[Rommel.de]

Chào bạn Hithere123,

Cám ơn bạn đã giải thích về punch through. Đây đúng là cái tớ thắc mắc.

Về salicide để tớ nói rõ ý hơn. Salicide là viết tắt của Self-Aligned silicide nên đúng như bạn nói lớp kim loại nó tự động thấm vào bên dưới của silicon tạo nên silicide nhưng không thấm vào lớp oxide. Nhưng điều mà tớ không hiểu là tại sao khi dùng công nghệ này thì người ta không thể làm Self-Aligned Contact nên bạn sẽ thấy luôn có khoảng cách từ contact ra đến rìa của source, drain, hay gate. Contact được tạo sau salicide mà. Nhân tiện có một điểm bạn viết chưa chính xác. Salicide không có khả năng làm giảm điện trở của contact, mà nó chỉ làm giảm điện trở của lớp polysilicon và active area thôi. Điện trở của contact hiện đang là một trong những vấn đề lớn của những công nghệ mới. Nếu điện trở contact không giảm xuống được thì dòng điện phóng nạp qua transistor sẽ bị giới hạn và ảnh hưởng lớn đến hiệu suất transistor.

Về LDD đúng là tớ bị nhầm lẫn. Tạo LDD dùng mức pha tạp thấp chứ không phải pha tạp cao như tớ nói. Nhân tiện tớ muốn hỏi lại bạn có phải LDD và Halo implant khác nhau không? Tớ đưa lên đây một ảnh trong sách thì hình như 2 loại này là một. Nhân tiện bạn có biết vì sao DRAM không sử dụng implant để tạo source drain mà lại dùng epitaxy không?

[Rommel.de]

Chào bạn Hithere123,

Ở đây có nói rõ hơn về Self-Aligned Contact:

http://www.enigmatic-consulting.com/..._contacts.html

Bạn sẽ thấy nó không liên quan đến Self-Aligned Silicide.

[Rommel.de]

Chào bạn Hithere123,

Bạn đã nói đúng về halo implant rồi. Cái ảnh tớ đưa lên lấy từ quyển VLSI handbook, và nó cũng có trong quyển cmos circuit design layout and simulation nhưng trong đó họ viết không rõ ràng dẫn đến việc nhầm lẫn Halo implant và LDD. Halo implant đúng là pha tạp cùng loại với đế với mật độ cao, nằm ngay sát phần LDD. Halo implant dùng để chặn dòng punchthrough. Cám ơn bạn rất nhiều đã giúp tớ đính chính lại những hiểu sai. Mong rằng chúng ta sẽ còn nhiều dịp để trao đổi thêm.

[Paddy]

Khi ingot đã làm song thì nó được đưa qua tiện cho đúng kích thước như 150mm, 200mm, 300mm, vv.

Từ wafer loại 150mm hoặc nhỏ hơn thì có cạnh "flat". Các loại từ 200mm trở lên thì không có.

Cho các loại 150mm hay nhỏ hơn, sau khi tiện thì được cắt cạnh "flat" (như đã nói ở phần đầu). Những flat này dùng để chỉ loại wafer gì.
Loại P-111 thì chỉ có 1 flat chính thôi.
Loại P-100 thì có 1 flat chính và 1 flat phụ tại 90 độ theo chiều kim đồng hồ. Nếu flat chính tại 12H thì flat phụ tại 3H.

Loại N-111 thì có flat chính và flat phụ 45 độ theo chiều kim đồng hồ từ flat chính.
Loại N-100 thì flat chính và phụ đối diện nhau.



Hình trên là wafer loại 150mm N-100


Hình trên là loại 150mm P-111

Vì wafer được làm tùy theo hướng của thạch anh (miller indices) cho nên nó có "sớ" y như miếng thịt bò. Khi một wafer loại 100 bị làm bể thường nó bể theo sớ ra những miếng hình chữ nhật. Khi loại 111 bị bể nó hay bể ra những miếng hình tam giác.

Khâu kế tiếp là cưa cục ingot ra từng miếng wafer mỏng. Những miếng wafer này sẽ được đưa qua phần đánh bóng (cho mất vết trầy khi bị cưa). Mặt để làm IC thì rất bóng như một tấm kính, còn mặt bên kia thì nhìn mầu xám đục. Đa số các nhân viên (nhất là mấy bà) hay lấy wafer din (mới ra lò, kêu là prime wafer) dán vào tủ đồ hoặc phòng làm việc để làm gương soi mặt. Một số người VN/Tầu còn lấy về gắn trên cửa làm gương đuổi tà ma.

Mới lỡ tay làm bể 1 cái wafer. Đây là loại 8 inch (200mm) wafer nên không có flat.

Các bác có thấy đường bị bể dọc theo cái dice không? Vì wafer bể thì theo "sớ". Và vì có sớ nên wafer không vỡ vụn ra như miếng thủy tinh thường. Tớ đoán chừng đây là loại 100 nên sớ thẳng góc và song song với notch của wafer. Loại 111 thì bể cắt xéo qua các dice. Để bữa nào bể loại 111 thì sẽ post hình lên sau.

Tớ cầm cái wafer lên và khi đặt nhẹ xuống thì nó bể. Như vậy là cái wafer này đã bị nứt trước rồi. Tại sao bị nứt thì không biết, nhưng đoán chừng là bị mechanical stress tức là bị xì trét dưới ngoại lực. Còn một loại xì trét nữa kêu là thermal stress (từ hơi nóng gây ra). Loại này thì thường thấy trong fab hơn là khi wafer đã hoàn thành.

[hithere123]

Chào bạn Rommel.de,

Mình trao đổi thêm với bạn một chút về Self-Aligned và DRAM

Nhưng điều mà tớ không hiểu là tại sao khi dùng công nghệ này thì người ta không thể làm Self-Aligned Contact nên bạn sẽ thấy luôn có khoảng cách từ contact ra đến rìa của source, drain, hay gate. Contact được tạo sau salicide mà.

Nếu bạn hiểu Self-Aligned là phần contact phải "dính" liền với Source/Drain/Gate (theo chiều từ trên xuống) thì chưa chuẩn đâu vì vật liệu làm contact và vật liệu làm Gate/Drain/Sourc là khác nhau nên bao giờ cũng có phần đệm tiếp xúc giữa contact và G/D/S, chỉ khi nào G/D/S làm bằng kim loại thì vấn đề này mới giải quyết được. Ý mình nói giảm điện trở contact là nói đến chỗ tiếp xúc này, ngày trước chưa có lớp salicide thì điện trở tiếp xúc khá là to, nhờ lớp salicide này mà điện trở lớp tiếp xúc đã giảm đi tương đối.

Cái hình bạn gửi sau đó về self-aligned contact thì mình đồng ý, vì nó là khái niệm self-aligned và misaligned mà mình đang hiểu và mình nghĩ bạn cũng hiểu như mình. Tuy nhiện mình nghĩ lớp salicide ko phải là tác nhân gây ra misaligned. Và cái mình chưa rõ là cơ chế policide (mà bạn đề cập tới) cho phép self-aligned contact như thế nào.

Nhân tiện bạn có biết vì sao DRAM không sử dụng implant để tạo source drain mà lại dùng epitaxy không?

Về vấn đề này mình nghĩ là do khái niệm "alpha-particle soft error" trong DRAM. (Bạn tham khảo link sau: http://www.siliconfareast.com/soft-error.htm )
epitaxy có hai ưu điểm chính là cho phép kỹ sư điểu khiển doping profiles rất tốt (tốt hơn hẳn khuyếch tán và cấy ion); và cho phép tạo ra một cấu trúc vật lý và hóa học của lớp epi khác với đế. Theo mình hiểu thì việc cho phép pha tạp với nồng độ cao của lớp epitaxy làm giảm thiểu alpha-particle soft errors cho DRAM.

Hy vọng đúng ý bạn hỏi.

Thân mến,

[Rommel.de]

Chào bạn Hithere123,

Tớ tìm được trên mạng thông tin về điện trở của việc silisice. Tớ đưa lên đây để các bạn cùng tham khảo.



Trong biểu đồ a chính là điện trở của bản thân contact. Đúng là sau khi silicide thì điện trở contact cũng giảm đi khá nhiều như bạn nói. Ngoài ra silicide cũng làm giảm điện trở khác rất nhiều. Tớ nghĩ cái này rất rõ ràng vì khi bạn định tạo điện trở poly, hay n+, p+ cũng vậy; bạn để dùng một lớp silicide block để chặn lớp silicide nhằm tăng giá trị điện trở.

Nếu bạn nhìn vào 2 biểu đồ a, và b thì sẽ thấy với những công nghệ mới thì điện trở contact không hề giảm nhưng điện trở của phần còn lại giảm đi rõ rệt. Việc điện trở của phần còn lại giảm đi tớ nghĩ không hẳn vì khoảng cách được thu hẹp vì bạn có thể thấy điện trở này nếu không được silicide thì không giảm nhiều. Ở đây còn có một biểu đồ biểu diễn phân bố điện trở và sự thay đổi theo công nghệ mới.



Về polycide thì tớ cũng không rõ lắm vì công nghệ này hơi cũ. Tớ cứ nói ra đây nhưng có thể không hoàn toàn chính xác. Khi bạn tạo source và drain cho NMOS mà PMOS thì cũng đồng thời pha tạp luôn cực gate thành n+ và p+ giúp giảm điện trở của chúng xuống. Tuy nhiên tại điểm tiếp xúc sẽ tạo ra giống như một diode nên không thể dẫn điện được. Ngày nay người ta dùng công nghệ salicide phủ lên một lớp kim loại rồi để cho lớp kim loại này thấm xuống dưới tạo nên silicide và có thể truyền điện. Còn công nghệ polycide là dùng bốc hơi hóa học phủ lên cực gate một lớp WSi2 dưới dạng hợp kim. Lớp này cũng có tác dụng dẫn điện để làm giảm điện trở.

Về công nghệ self-aligned contact thì không phải là contact không bị lệch ra ngoài như bạn hiểu. Mà nó có nghĩa là contact có thể bị lệch ra ngoài nhưng vẫn không ảnh hưởng đến hoạt động của mạch. Ví dụ như contact bị lệch ra ngoài một nửa thì vẫn còn một nửa tiếp xúc và đương nhiên mạch vẫn chạy. Điểm đáng nói là một nửa còn lại kia bị lệch ra ngoài có ảnh hưởng đến các phần khác hay không? Thông thường các phần khác đều có được phủ một lớp oxide cách điện nên contact có lệch ra ngoài cũng không sao. Tuy nhiên trong quá trình tạo contact, người ta phải ăn mòn lớp oxide bên trên (để tạo ra contact), và nó cũng ăn thủng luôn cả lớp oxide bảo vệ các phần khác bên dưới. Chính vì thế để làm self-aligned contact, người ta thêm vào một lớp stop layer nằm ngay bên dưới lớp oxide của contact. Khi ăn mòn để tạo contact, lớp stop layer này sẽ bảo vệ phần bên dưới nó. Sau khi tạo xong contact, người ta loại bỏ lớp stop layer chỗ contact và đưa kim loại vào. Phần contact không bị lệch sẽ kết nối và dẫn điện. Phần contact bị lệch ra ngoài sẽ được cách li bởi lớp oxide bên dưới stop layer. Tớ thật sự không hiểu nếu như vậy thì tại sao công nghệ polycide có thể áp dụng kỹ thuật này còn công nghệ salicide thì lại không được.

Tớ cám ơn bạn đã giải thích về epitaxy. Để tớ tìm hiểu lại thêm. Rất vui được trao đổi với bạn.

[hithere123]

Chào bạn Rommel.de,

Tớ hiểu ý bạn nói tới self-aligned contact của polycide rồi:

Về polycide thì tớ cũng không rõ lắm vì công nghệ này hơi cũ. Tớ cứ nói ra đây nhưng có thể không hoàn toàn chính xác. Khi bạn tạo source và drain cho NMOS mà PMOS thì cũng đồng thời pha tạp luôn cực gate thành n+ và p+ giúp giảm điện trở của chúng xuống. Tuy nhiên tại điểm tiếp xúc sẽ tạo ra giống như một diode nên không thể dẫn điện được. Ngày nay người ta dùng công nghệ salicide phủ lên một lớp kim loại rồi để cho lớp kim loại này thấm xuống dưới tạo nên silicide và có thể truyền điện. Còn công nghệ polycide là dùng bốc hơi hóa học phủ lên cực gate một lớp WSi2 dưới dạng hợp kim. Lớp này cũng có tác dụng dẫn điện để làm giảm điện trở.

Như vậy, hình như bạn có một sự hiểu nhầm ở vấn đề "self-aligned contact". Mình sẽ giải thích rõ hơn dưới đây:
- Polycide là kỹ thuật chỉ tạo ra silicide lên trên lớp poly của cực gate mà không làm cho source và drain. Chủ yếu ứng dụng trong DRAM để nối các gate với nhau. (mình wiki ra cái này: http://en.wikipedia.org/wiki/Polycide)
- Salicide là kỹ thuật tạo ra silicide lên cả G/S/D. Khái niệm "contact" trong "self-aligned contact" là chỉ phần "tiếp xúc" với silicon chứ không chỉ toàn bộ contact từ silicon tới metal, tức là nó chỉ đề cập tới vùng "silicide" trong các hình bạn đưa lên.

Và salicide cho phép self-aligned contact chứ không phải như ý bạn nói ban đầu là kỹ thuật salicide không cho phép self-aligned contact (contact ở đây hiểu theo ý chỉ là vùng "tiếp xúc" mà thôi). Mình tìm trên wiki thấy cái này: http://en.wikipedia.org/wiki/Salicide

Trích: The description "self-aligned" suggests that the contact formation does not require lithographic patterning processes, as opposed to a non-aligned technology such as polycide.

Còn khi đề cập tới khái niệm đục lỗ contact lên metal thì phải đụng tới litho, tức là sau khi xong G/S/D thì phủ một lớp oxide dày, rồi đục lỗ, rồi trải metal, thì kiểu gì (cả polycide lẫn salicide) đều cần litho. Lúc đó theo mình vấn đề bị lệch hay không là do litho quyết định chứ không phải là do polycide hay salicide quyết định nữa. Lúc đầu mình hiểu theo ý này nên mới thắc mắc là polycide và salicide làm sao quyết định được lệch hay không lệch.

Mà liên quan tới lớp stop layer thì với công nghệ kênh dài vẫn còn dùng LOCOS thì mới cần tới stop layer này. Vì cái bird's beak của LOCOS nên với công nghệ kênh ngắn người ta chuyển sang STI nên hình như không phải tạo stop layer nữa.

Thân mến,