[VN e-book project] Lập trình phần cứng bằng ngôn ngữ VHDL

[tonyvandinh]

High Level Synthesis

Cac ban nen chuan bi chuyen huong qua High Level Déign (C/C++). Hien gio cac nuoc tan tien dang bat dau doi cach thuc de ap dung loi thiet mach ma khong phai de y toi thoi gian (untime). Neu ban muon tim hieu them thi di theo may cai "links" o day:

https://admin.acrobat.com/_a700655680/mentor080131
http://www.deepchip.com/items/0477-03.html
http://www.deepchip.com/items/0481-07.html
http://www.deepchip.com/items/0480-06.html
http://www.deepchip.com/items/0479-04.html

Chao than ai

[daivuphilong]

chào tất cả cá bác.Mình đang gặp khó khăn về vấn đè thết kế mạch xn giup với.Đề bài tập là
thiết kế mạch so sánh 2 số nhị phân 8 bit.vì minh chưa học kỹ thuật số nên không hiểu lắm mong giúp đỡ

[tonyvandinh]

chào tất cả cá bác.Mình đang gặp khó khăn về vấn đè thết kế mạch xn giup với.Đề bài tập là
thiết kế mạch so sánh 2 số nhị phân 8 bit.vì minh chưa học kỹ thuật số nên không hiểu lắm mong giúp đỡ

1) Truoc het ban nen doi ca 2 so thanh 9 bit.
2) Lay so thanh ca 2 so tru cho nhau
3) "sign" bit cua so thanh la ket qua cua su so sanh.

tvd

[daivuphilong]

thật sự em cũng chưa hiểu lắm anh ơi.chi tiết giùm em chút nhe anh

[tonyvandinh]

thật sự em cũng chưa hiểu lắm anh ơi.chi tiết giùm em chút nhe anh

1) Chuyển "a" và "b" từ 8 bits qua 9 bits dùng CONV_SIGNED.
2) Cộng "a" và "b". Số thành sẽ là ̣ bits.
---------------------
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_ARITH.ALL;

ENTITY add IS
PORT(
a : IN STD_LOGIC_VECTOR (7 DOWNTO 0);
b : IN STD_LOGIC_VECTOR (7 DOWNTO 0);
add_out : OUT STD_LOGIC_VECTOR (8 DOWNTO 0)
);
END add;

ARCHITECTURE Solution_1 OF add IS
-- Default Constants

BEGIN
-- Default Constant Signal Assignments

add_out <= STD_LOGIC_VECTOR(CONV_SIGNED(CONV_SIGNED(SIGNED(a) , 9) + CONV_SIGNED(SIGNED(b),
9), 9));
END Solution_1;

[norimo]

bài này hay quá mà sao bác yesme@ không viết nữa nhỉ, phí quá. Học lập trình trên máy là vô đối rôi, sách bây giờ viết lằng nhằng lắm.