Innovative microprocessor architecture

[itx]

Hôm nay thức khuya một chút.

-------------------------------------------
Việc đầu tiên nói đến Tilera. Giải pháp của Tilera phải nói là một giải pháp thông minh khi đi đường vòng và cố tránh cái xe lu server. Đúng Tilera có băng thông rất rộng và nghiên cứu của Tilera chỉ ra rằng giao tiếp và truyền dữ liệu dung lượng lớn qua PCI express và cầu server là một giải pháp ngu ngốc nên Tilera phải lựa chọn những con đường khác không đâm đầu vào ngõ cụt PCI express, server cổ điển và database application chỉ khi đủ căn cứ khoa học dựa trên thực tế và có trong tay giải pháp loại bỏ được PCI express + server cổ điển họ mới dám làm database application.
Trên TILEncore [ PCI express card ] có sẵn chỗ cho ram nhưng như mọi người biết rằng với một ứng dụng database dữ liệu trong ram không bao giờ đủ cả. Cho dù TILE có là bộ xử lý 64bit đi chăng nữa, điều cần lưu ý là ram cũng ăn không ít điện. Vì thế dựa vào ram mà muốn giải quyết database application là một trò hề và Tilera biết điều đó. Vì vậy trong sản phẩm thương mại của họ TILEncore và TILEPro64 chẳng ngu gì đi vào cá ngõ cụt đã biết trước qua nghiên cứu và thực nghiệm.

Làm một bộ xử lý single thread làm gì khi mà các phần mềm database đang đồng loạt chuyển sang multiple thread ví dụ như Oracle Database. Vì sao ? vì đây chỉ là khó khăn nhất thời của sorfware, họ buộc phải đi theo con đường multiple thread rộng lớn dù có muốn hay không và nếu chậm chân họ sẽ chết.
Và một bộ xử lý single thread sẽ sớm đi vào viện bảo tàng.

Và thế đó chuyện vớ vẩn nhỉ.

Thôi đi ngủ mai còn phải làm việc hết giờ rồi. Rảnh lại nói tiếp.

[lntran]

Hi các bác,

Tôi sẽ không tiếp tục tranh luận với bác ITX về chủ đề trên thread này nữa. Bác ITX thật sự không hề có một chút kiến thức gì về computer architecture thì nói như thế nào bác ấy cũng không hiểu. Lời khuyên duy nhất dành cho bác ITX là thread này quá advance với kiến thức của bác. Bác tốt nhất đọc thêm các sách và paper trong ngành, tự nâng cao kiến thức của mình trước khi tham gia thảo luận, nhất là với những người làm việc trong ngành. Bác càng cố tỏ ra mình giỏi giang chỉ càng làm nhiều người cười bác thôi.

Hi vọng các bác khác tham gia ý kiến.

Cheers.

[hithere123]

Chào các bác,

Có vẻ nhà em là người khơi mào cho những thảo luận vừa qua nên cũng cần phải có một vài lời với các bác.

Chủ đề này ngay từ ban đầu nó mang tính chất thuần kỹ thuật, và theo đánh giá của em là khá khó hiểu và bao trùm một phạm vi rộng. Các kiến thức thu được sau khi đọc các bài đóng góp từ các bác là không hề nhỏ, tuy nhiên sẽ hay hơn nếu các bác không có những phát biểu mang tính chỉ trích cá nhân. Nhà em nghĩ nếu các bác có vấn đề gì không đồng ý với nhau, không hiểu hoặc chưa rõ thì cứ bình tĩnh phân tích cho mọi việc rõ ràng hơn, phỏng ạ.

Em nghĩ bác ITX đứng trên góc độ cả một giải pháp tổng thể để phát biểu nên các bài viết về cấu trúc của bác không được thuyết phục cho lắm, ví như bác lntran thiết kế cái nhà, bác chưa đọc kỹ cái nhà đó thế nào (bài viết số 66, bác nói là bác không đọc kỹ vì bác thấy cái nhà đó đang xây trên cát) nhưng bác lại khẳng định cái nhà đó chẳng có gì mới (đều có trong sách vở) ở các bài viết trước đó. Em thấy như thế là chưa thuyết phục.

Rồi đến khi bác đọc kỹ một chút thì bác bảo nó giống cấu trúc của Tilera (TILE là con voi còn PE là con chuột). Em lại thấy nó không hợp lý vì mỗi TILE trong mạng TILE là một module xử lý độc lập với các TILE khác (chạy chương trình và dữ liệu độc lập); hay nói cách khác nó là dạng multi-core. Còn mỗi PE trong mạng PE là đóng vai trò như một mắt xích trong một chuỗi duy nhất (IFU cấu hình kết nối các PE trong mạng các PE thành một chuỗi sau đó mới chạy); hay nó gần giống như RP hay FPGA. Hai loại này khác hẳn nhau về bản chất.

Tuy nhiên, em thấy bác đứng trên quan điểm ứng dụng để phản biện, ở một khía cạnh nào đó nó mang một ý nghĩa rất tích cực, mặc dù em không hề có chút kinh nghiệm nào ở lĩnh vực này. Nhưng có lẽ chúng ta nên dừng hướng thảo luận về ứng dụng tại đây vì nó đã đi khá xa với mục đích ban đầu của bác lntran. Rât mong các bác ủng hộ.

Thân mến.
P/S: Mà cuối tuần này nếu các bác có mặt ở Đà Nẵng, em mời các bác offline nhậu tí ti cho mát, hì

[itx]

ITX ở Đồng Nai ( Biên Hòa ).

Mà ở Biên Hòa dạo này cúp điện dữ quá, sáng nay bị cúp điện sảng quyết định cho anh em trong công ty đi chơi Vũng Tàu sảng một bữa luôn . Kể ra lâu lâu đi chơi một bữa đột xuất cũng hay.

Thôi lại tiếp tục.
------------------------------------------------------------------------

Trả lời và làm rõ vài thắc mắc của hithere123.

1. ITX không ví dụ TILE là con voi còn PE là con chuột, mà ví dụ TILE là con voi còn X ( Innovative microprocessor architecture ) là con chuột.
2. Bạn hiểu sai về định nghĩa core xử lý. Giả thích điều này đơn giản cho bạn hiểu khi nói multi-core thì hiểu rằng trong cùng một thời điểm một microprocessor này có thể chạy từ 2 processor trở lên và ngược lại
Vì thế một DSP, reconfigurable processor ( RP ) là một bộ xử lý multi-core (PE). Vì công việc sẽ được chia ra thành nhiều phần nhỏ và chạy song song với nhau. Và bạn bị vướng mắc vào cái là độ lớn của core nên mới có hiểu lầm này. Một bộ xử lý single thread là một bộ xử lý chỉ có một core và điều tất yếu nó chỉ có một PE duy nhất và không có một processor nào được thực hiện khi có một processor khác đang run.
PE như intel đã giải thích là một đơn vị xử lý (e.g., core, processor, computer). Khi một bản vẽ kiến trúc microprocessor trong đó có từ 2 PE trở lên thì ám chỉ rằng một lúc nó sẽ thực thi được từ 2 processor trở lên thì nó không thể là single thread microprocessor.
3. Nói là không đọc kỹ vì những cái này đã được xem qua vì nó nắm trong tài liệu PR của TILE. Vì thế nên ITX nói cái này là bản dịch tài liệu PR của TILE được chế biến lại.

----------------------------------------------

Trả lời cho lntran.

Bạn nói là ITX không phải là người trong ngành, không biết một chút kiến thức gì về ASIC & Advance Techno, và tự nhận là mình là ngường trong ngành và mình biết thì thử hỏi.

* Một người không thể phân biệt như thế nào là PE, như thế nào là single thread microprocessor thế nào là multiple thread microprocessor. Lại tự nhận là chuyên gia về ASIC & Advance Techno, đã thiết kế microprocessor trong khi kiến thức cơ bản nhất cũng lập lờ mập mờ, không biết. Vậy trình độ của bạn ở đâu ?

* Thiết kế một hệ thống một giải pháp mà không biết gì về giải pháp đó, không có mật tầm nhìn một hiểu biết căn bản về giải pháp mình đưa ra. Một vài ví dụ: có ý tưởng điên rồ là đem toàn bộ database application lên chạy trên ram chỉ cập nhật lúc cần thiết ????
Sáng tạo một microprocessor chạy một ứng dụng khổng lồ mà chỉ chạy single thread mới ác Trong khi Intel AMD những thằng to vật vã với hàng chục năm kinh nghiệm, với một nền kỹ thuật đứng số 1 thế giới nói rằng " single thread chạy ứng dụng lớn và tốc độ cực cao thì nền tảng kỹ thật của chúng tôi không có khả năng " ...Ho.ho...

* Chôm ý tưởng, thiết kế của người khác tự nhận là của mình. Nói ba hoa khoác lác về những thứ mình không biết, không rõ. Thì bạn là gì ?

Xưa kia nó cũng là hoa
Bây giờ nó rách nó ra bông tàn

[itx]

Về con người coi chừng các bạn đang gặp một ông Kim_techno [ cafesangtao.vn, sieuxeviet.com ]. Hãy cẩn trọng.

[hithere123]

Chào bác ITX,

Em không có ý kiến gì về khái niệm PE tổng quát mà bác đưa ra vì em không nắm chắc vấn đề này nhưng theo những gì mà bác lntran viết trong các bài viết của bác đấy thì em hiểu các PE của bác ấy được link với nhau để làm việc như một PE theo khái niệm rộng mà bác đang đề cập tới.

Em cũng không có ý kiến gì về những nghi ngờ của bác nhưng em vẫn bảo lưu ý kiến là bác viết như thế là chưa thuyết phục vì em thử gúc (google) theo số patent mà bác lntran đưa lên thì em thấy kết quả thế này:
http://ip.com/patent/US7533244
Và em cũng đã thử kiểm tra tính nghiêm túc của trang ip.com này bằng cách tìm patent của thằng bạn em thì nó cũng ra trang này:
http://ip.com/patapp/US20100001761

Vì em biết thằng bạn em rất rõ nên em thấy không có nghi ngờ gì về trang này cả.

Thân mến.

[itx]

Có gì lạ đâu bạn ?
Số patent không mang ý nghĩa quan trọng gì cả, nó cũng vớ vẩn như vài trăm ngàn đăng ký bằng phát minh trên thế giới hằng ngày. Có phát minh xài được, có cái thì chỉ để cho vui. Chỉ cần không trùng khớp nhau một cách quá đáng với người khác là bạn có thể có một số patent của mình.

[itx]

Một PE là thực hiện 1 xử lý tại 1 thời điểm và tương tự 2 PE là thực hiện 2 xử lý tại 1 thời điểm. Nếu nói các PE nhỏ được kến nối lại với nhau tạo thành một PE lớn vậy. PE lớn đó một lúc thực hiện 2 xử lý trở lên tại 1 thời điểm ??? điều này trái với định nghĩa PE.

[hithere123]

Chào bác ITX,

Như đã nói trước là em không nắm chắc về lĩnh vực này nên những gì em phát biểu là dựa trên cách hiểu của em về nội dung bác lntran đưa lên. Em nghĩ nói về khái niệm thì nó khá trừu tượng nên em xin lấy ví dụ cụ thể như thế này:

Giả sử có một lệnh vòng lặp là i chạy từ 1 tới 5, đầu ra bằng đầu ra bằng đầu ra cộng 1 và i tăng lên thêm 1.
Em hiểu để thực hiện phép tính cộng này thì cần một cái gọi là bộ xử lý (cái này em đặt tên). Lệnh cho bộ xử lý làm việc là lệnh cộng. Dữ liệu cho bộ xử lý làm việc là số 1,2,3,4,5.

Với multi-core thì em hiểu lệnh vòng lặp này sẽ chỉ được một core đảm nhận thôi và core đó sẽ được ra lệnh cộng 5 lần.

Với cấu trúc của bác lntran thì lệnh vòng lặp này sẽ được 5 core đảm nhận. Thông qua bộ IFU lệnh vòng lặp sẽ được phân tích thành 5 lệnh cộng, sau đó chỉ định cho 5 bộ xử lý và đầu ra dữ liệu của 5 bộ xử lý này sẽ được kết nối với nhau theo một chuỗi (dataflow), bộ xử lý lệnh cộng đầu tiên cho ra kết quả 1 sẽ liên kết tới đầu vào của bộ xử lý lệnh cộng 2, chỉ khi nào dữ liệu xuất hiện ở đầu vào bổ xử lý lệnh cộng 2 mới thực hiện lệnh cộng và cho ra kết quả 2 đi tới bộ xử lý lệnh cộng 3, cứ thế tiếp tục . . .

Do vậy theo em hiểu multi-core là với lệnh cộng vòng lặp như trên thì multi-core chỉ dùng một core chứ không dùng 5 core xử lý đồng thời cùng một thời điểm vì đầu ra đã có đâu mà xử lý. Còn cái bác lntran đề đạt là dùng 5 core và cũng không xử lý tại cùng một thời điểm mà nó sẽ được thực hiện thông qua cơ chế dựa vào lệnh để cấu hình core liên kết dữ liệu trao đổi giữa các core. Cái innovation ở đây là multi-core không tận dụng được hết tài nguyên, và phải gọi tới 5 lần lệnh cộng trong khi với cấu trúc mới thì lệnh cộng được phân tích và được chỉ định cho 5 core và được chạy lần lượt với kết nối dữ liệu vào ra thông minh.
Tóm lại, em không thấy mâu thuẫn về khái niệm giữa core trong multi-core hay các PE nhỏ trong mạng PE lớn như bác ITX đã đưa lên.

Trên đây là toàn bộ ý hiểu của em về những cái bác lntran đưa lên, nên nếu có gì chưa đúng thì rất mong các bác góp ý để em hoàn thiện thêm.

Thân mến.

[Paddy]

Chào bác ITX,

Em không có ý kiến gì về khái niệm PE tổng quát mà bác đưa ra vì em không nắm chắc vấn đề này nhưng theo những gì mà bác lntran viết trong các bài viết của bác đấy thì em hiểu các PE của bác ấy được link với nhau để làm việc như một PE theo khái niệm rộng mà bác đang đề cập tới.

Em cũng không có ý kiến gì về những nghi ngờ của bác nhưng em vẫn bảo lưu ý kiến là bác viết như thế là chưa thuyết phục vì em thử gúc (google) theo số patent mà bác lntran đưa lên thì em thấy kết quả thế này:
http://ip.com/patent/US7533244
Và em cũng đã thử kiểm tra tính nghiêm túc của trang ip.com này bằng cách tìm patent của thằng bạn em thì nó cũng ra trang này:
http://ip.com/patapp/US20100001761

Vì em biết thằng bạn em rất rõ nên em thấy không có nghi ngờ gì về trang này cả.

Thân mến.

Tớ thì coi tại trang này của chính phủ Mỹ

http://patft.uspto.gov/netacgi/nph-P...S=PN/7,533,244

Có một điều hơi lạ là tại sao bác Intran dùng chủ từ We trong khi cái này bác ấy làm một mình ?

With this approach, we do not use normal branch instructions like in the von Neumann architecture. Instead, we have two specific instructions "Branch" and "Merge". Branch node has two input edges and two output edges. One input is used to control. If its data is "true" or "false", branch node moves data from the rest input edge to the first or second output edge respectively. Merge node has three input edges and one output edge. One input is used to control. If its data is "true" or "false", merge node moves data from the second or third input edge to the output edge respectively. In the FIG. 1, we give one example to illustrate the using of these nodes. The detail of data flow model can be found in many other papers.

Tại sao vậy bác Intran ?

[lntran]

Hi bác Paddy,

Sử dụng We, theo mình thấy cũng là chuyện bình thường thôi mà. Đây một phần là thói quen, một phần cũng là để ghi nhận đóng góp của tất cả những người đã giúp đỡ mình làm thành một paper, một research, hay một product. Ví dụ đã từng nhờ một số người Đức giúp mình chỉnh sửa bản patent bằng tiếng Đức. Họ không nghiên cứu ra patent nên không được đăng ký làm tác giả nhưng cũng nên cám ơn tất cả bọn họ.

Cám ơn bác Hithere123 đã lên tiếng ủng hộ. Mình nghĩ rằng bác chẳng cần phải tranh luận với bác ITX làm gì vì bác ITX chẳng có một chút kiến thức gì về kiến trúc máy tính hết. Mình tin chắc cả bác lẫn nhiều bác trên forum này đồng ý với nhận định của mình. Một người nói 2 thứ hoàn toàn khác nhau như cái xe hơi với cái tầu hỏa là giống nhau thì còn có thể nói là có kiến thức gì được. Mấy bài post của bác ITX các bác cứ ignore đi, vì nó chẳng có kiến thức gì, thậm chí là những kiến thức sai lạc do bác ITX tự nghĩ ra.

Lúc đầu mình định viết một loạt kiến trúc vi xử lý khác nhau và phân tích chúng nhưng có lẽ mình sẽ làm việc này sau. Nhiều loại kiến trúc vi xử lý mình không làm qua, chỉ đọc sách, paper thôi. Để viết về những loại này mình phải tổng hợp từ nhiều nguồn và mất nhiều thời gian. Hơn nữa xem ra topic này hơn advance với nhiều bác trên forum. Vậy nên để phục vụ đại đa số mọi người, mình sẽ tập trung cho thread "Digital design tutorial". Các bác có nhiều kiến thức và kinh nghiệm về kiến trúc máy tính xin cứ tiếp tục post bài. Mình vẫn rất vui lòng cùng trao đổi và chia sẻ kiến thức với các bác.

Cheers.

[itx]

ITX sẽ giải thích cái này bằng cách đơn giản và dễ hiểu nhất có thể.

- Về mặt khái niệm nó chỉ được xem là 1 PE duy nhất không có PE con nào cả.

- Ý câu hỏi của bạn là với kiết trúc cũ sẽ mất 5 xung để thực hiện 5 xử lý, nhưng với kiến trúc mới này chỉ mất 1 xung để thực hiện 5 xử lý. Đúng không ?

- Để trả lời cái này ta phải làm rõ vài điểm.
Như bạn biết tốc độ xử lý của microprocessor không bị hạn chế bởi tốc độ xung mà bị hạn chế bởi công nghệ chế tạo chip bán dẫn ( cản trở đường truyền trên Chip, nhiệt lượng toả ra trên Chip.... ). Lấy luôn ví dụ của bạn để làm tiền đề trả lời.

Để tránh nhầm lẫn PE theo đúng khái niệm ITX vẫn gọi là PE, PE của X này để trả lời câu hỏi này ITX sẽ tạm gọi là PEx.



Trong hình A là PE thông thường được trải ra theo giản đồ thời gian và xử lý. B Là chuỗi các PEx thực cũng được trải ra theo giản đồ thời gian và xử lý.
Trong đó T là thời gian giới hạn xử lý của PE cái này do công nghệ chế tạo chip quyết định, để dễ hiểu ta cho 2 chip được chế tạo bằng cùng một công nghệ.
C là xung xử lý.

Với PE phải mất 5 C để thực hiện 5 xử lý, mỗi C bằng T
Với PEx chỉ cần 1 C để thực hiện 5 xử lý, mỗi C bằng 5 T cộng với T của IFU.

Bạn có thể dễ dàng suy ra là số MIPS là như nhau nếu gay gắt một chút thì nói rằng MIPS của PEx còn thấp hơn PE thông thường.

Lưu ý tại đây: Không thể có chuyện PEx sau khi xử lý xong và chuyển cho PEx đứng đằng sau xử lý lại tiếp tục xử lý một xử lý mới trong khi PEx khác đang run vì như thế sẽ là multiple thread microprocessor mất rồi và đó chính là TILE mà cái này chôm của TILE thì nó là TILE chứ còn là cái gì ?
Như bạn biết nếu nói như vậy kiến trúc PEx này không thể sử dung đường ống để tăng tốc như TILE vì thế nó đã chập lại càng chậm.

--------------------------------------
lntran nếu nói ITX sai và không hiểu biết thì hãy chỉ ra như cách mà ITX chỉ ra vậy. Nói người khác sai, kém hiểu biết mà không chỉ ra được thì con bò cũng nói được. Nếu vậy cách tốt nhất là ngậm miệng lại và biến đi chỗ khác.
Chỉ có người có kiến thức mới có thể cho hay chia sẻ kiến thức, người không có lấy gì mà cho, mà chia ?
--------------------------------------
Thế đó tạm như vậy đó, viết có tý mà đã mất 15' ăn sáng rồi thôi hẹn dịp khác.

[hithere123]

Chào bác ITX,

Em không có ý tranh luận với bác về lĩnh vực này mà chỉ viết ra theo ý hiểu của em khi đọc về cấu trúc của bác lntran và tài liệu brief datasheet mà bác đưa lên. Nếu xung đồng hồ là một khái niệm ảo dùng để so sánh giữa hai cấu trúc thì em đồng ý dùng sơ đồ bác đưa ra để giải thích thêm theo ý hiểu của em. (vì trong tài liệu bác lntran đưa lên bác ấy nói cấu trúc của bác ấy không dùng xung đồng hồ.)

Theo em hiểu thì PE cần phải được ra lệnh cộng 5 lần và thực hiện phép cộng 5 lần vì chỉ có một PE.
Còn PEx, vì có 5 PEx khác nhau nên chỉ cần ra lệnh 1 lần và mỗi PEx thực hiện phép cộng một lần.
Về thời gian thực hiện lệnh này thì phải căn cứ vào cấu trúc vật lý của từng thằng mới biết được thằng nào nhanh hơn thằng nào.

Thêm nữa, khi PEx1 thực hiện xong lệnh cộng và xuất dữ liệu ở đầu ra thì nó ở trạng thái free và nó có thể được cấu hình để làm việc khác. Đến đây thì em không có ý kiến gì về multiple thread microprocessor mà bác đề cập vì em không nắm chắc. Nhưng với cấu trúc TILE bác đưa lên thì cần một cơ chế để ra lệnh cho một TILE khác thực hiện còn với cấu trúc bác lntran đưa lên thì hoàn toàn có thể cấu hình PEx1 làm việc khác miễn là nó lại được cấu hình bằng IFU và dữ liệu xuất hiện ở đầu vào của nó. Và cũng theo em thì đây chính là cái phát minh của bác lntran đấy ạ. Còn cơ chế ra lệnh cho một TILE khác làm việc như thế nào thì rất mong bác sẽ đóng góp để mọi người cùng được học hỏi thêm.

Thân mến.

[itx]

Khổ quá sao bạn không đọc kỹ nhỉ. Nhắc lại một số.

B Là chuỗi các PEx thực
.......
A là PE thông thường được trải ra theo giản đồ thời gian và xử lý

A: Về thời gian thực hiện lệnh này thì phải căn cứ vào cấu trúc vật lý của từng thằng mới biết được thằng nào nhanh hơn thằng nào.

Trong đó T là thời gian giới hạn xử lý của PE cái này do công nghệ chế tạo chip quyết định, để dễ hiểu ta cho 2 chip được chế tạo bằng cùng một công nghệ

PE của DSP ( chuyên biệt ) thì buộc phải khác PE của MCU. Để có thể giải thích rõ ràng và dễ hiểu ITX đã phải có giả định. Vì lấy đâu ra kiến trúc PE thật giống 100% cái kiến trúc tưởng tượng X này để so sánh ?


A: Theo em hiểu thì PE cần phải được ra lệnh cộng 5 lần và thực hiện phép cộng 5 lần vì chỉ có một PE.
Còn PEx, vì có 5 PEx khác nhau nên chỉ cần ra lệnh 1 lần và mỗi PEx thực hiện phép cộng một lần.
Về thời gian thực hiện lệnh này thì phải căn cứ vào cấu trúc vật lý của từng thằng mới biết được thằng nào nhanh hơn thằng nào.

Thêm nữa, khi PEx1 thực hiện xong lệnh cộng và xuất dữ liệu ở đầu ra thì nó ở trạng thái free và nó có thể được cấu hình để làm việc khác. Đến đây thì em không có ý kiến gì về multiple thread microprocessor mà bác đề cập vì em không nắm chắc. Nhưng với cấu trúc TILE bác đưa lên thì cần một cơ chế để ra lệnh cho một TILE khác thực hiện còn với cấu trúc bác lntran đưa lên thì hoàn toàn có thể cấu hình PEx1 làm việc khác miễn là nó lại được cấu hình bằng IFU và dữ liệu xuất hiện ở đầu vào của nó. Và cũng theo em thì đây chính là cái phát minh của bác lntran đấy ạ. ......

Lưu ý tại đây: Không thể có chuyện PEx sau khi xử lý xong và chuyển cho PEx đứng đằng sau xử lý lại tiếp tục xử lý một xử lý mới trong khi PEx khác đang run vì như thế sẽ là multiple thread microprocessor mất rồi và đó chính là TILE mà cái này chôm của TILE thì nó là TILE chứ còn là cái gì ?
Như bạn biết nếu nói như vậy kiến trúc PEx này không thể sử dung đường ống để tăng tốc như TILE vì thế nó đã chập lại càng chậm.

C chỉ mang tính so sánh để làm sáng tỏ thêm cái T quan trọng vì ITX dựa vào ví dụ của bạn đẩ làm tiền đề, C cũng có thể hiểu là một lện nếu bạn muốn nhưng nếu ITX nói như thế có phần không rõ ràng và dễ hiểu lầm. Chỉ cần một lệnh để thực thi nhưng cái quan trọng là lệnh đó mất bao nhiêu thời gian để hoàn thành, cái này mới quan trọng. Chưa thèm nói đến chú IFU chú này nếu thiết kế như thế cũng ăn không ít T đâu.

Cái này là khái niệm của TILE. Bạn có thể cấu hình một hàng dọc TILE để thực thi theo kiểu này. Ví dụ có 5 TILE.
TILE1 = A+1 -> TILE2 = _+2 -> TILE3 = _+3 -> TILE4 = _+4 -> TILE5 = _+5
TILE1 = B+1 -> TILE2 = A+2 -> TILE3 = _+3 -> TILE4 = _+4 -> TILE5 =_+5
TILE1 = C+1 -> TILE2 = B+2 -> TILE3 = A+3 -> TILE4 = _+4 -> TILE5 = _+5

vì là multiple thread microprocessor các TILE không bị buộc phải nghỉ vì thế hiệu suất là n+PE, Với kiến trúc X như định nghĩa hiệu suất là 0+PE. Và vì TILE không bị buộc phải dừng lại nên hiệu suất sẽ là n+PE*pipeline, lưu ý là công thức này chỉ mang tính khái quát để trình bày vấn đề không hoàn toàn chính xác trong mọi trường hợp.

Toàn bộ cái này được sử dụng để trả lời mang tính dễ hiểu mà thôi. ( Phải nói thế để tránh nhiều người nói là mình không biết gì. Chuyên nghiệp, chuyên gia phải dùng những cụm từ những thuật ngữ, cách nói thật khó hiểu cơ , và giải thích kiểu này dễ tạo sơ hở cho lý thông lắm )

Thôi không nói về TILE nữa khẻo mất công PR free cho tụi nó mà nói nhiều quá biết đâu còn bị nó sue.

[bqviet]

Mấy bạn bàn chuyên môn cứ bàn, nhưng làm ơn dùng tiếng mẹ đẻ giúp. Trừ thuật ngữ quá chuyên ngành phải để nguyên, còn lại đều có từ tiếng Việt tương đương mà. Bqviet mà hết kiên nhẫn cũng xông vào phân tích mấy cái kiến trúc vi xử lý riêng của bọn Nga, chèn tiếng Nga loạn xạ là thành viên đọc hết nổi đấy.

Mod ITX cứ phân tích, thi thoảng cho ít ca dao vào như bài trước càng tốt.