Tweet
dưới đây là các công cụ của cadence,mentor,synopsys,magma cho thiết kế vi mạch số
mỗi hãng có một chu trình các bước thiết kế khác nhau ,đây chỉ là tổng hợp chung của tôi sau gần 1 năm tìm hiểu tính năng và cách sử dụng chúng
không phải tất cả IC đều làm như các bước trên,có thể bỏ một vài bước hoặc đổi thứ tự ...
khi có thời gian tôi sẽ làm các bước cùng hình minh họa đi kèm
ở đây có rất nhiều projects mở như ARM,DES,AES,controller ... bằng VHDL,verilog ,... các bạn có thể tham khảo
http://opencores.org/
1,Design Entry (vhdl,verilog,systemC…)
2,RTL simulation:NC verilog,modelsim,vcs
3,RTL synthesis :RTL compiler,DC Compiler ,blast create
4,Gate level simulation:NC verilog,modelsim
5,Formal checking: Formality,Conformal
6,Design for Test(scan insertion,memory bist,boundary scan chain insertion ,atpg):cadence et ,mentor DFT,synopsys Tetramax
7,Silicon virtual prototyping (consists of I/O,P/R plament,Floorplan planning,Feasibility check ,constraint generation ): encounter,ic compiler,magma(blast plan,blast fusion)
8,Hierachy floorplan (define partition,timming budgeting,pin optimizatio):encounter,ic compiler
9,Block /top level (timming ,S/I driven P/R ,physical optimization ,S/I closure ,Block model gen) :encounter,ic compiler ,nanoroute ,global router ,celtIC,pks
10,Chip assembly and signoff(design flatten,RC extraction ,SI,STA analyze ,power comsumption) :encounter,ic compiler,starrcxt,primetime ,signalstorm,fire&ice,cadence Ets …
11,Verification (drc,lvs,pex,erc)and Chip finish :virtuoso , assura ,calibre
mỗi hãng có một chu trình các bước thiết kế khác nhau ,đây chỉ là tổng hợp chung của tôi sau gần 1 năm tìm hiểu tính năng và cách sử dụng chúng
không phải tất cả IC đều làm như các bước trên,có thể bỏ một vài bước hoặc đổi thứ tự ...
khi có thời gian tôi sẽ làm các bước cùng hình minh họa đi kèm
ở đây có rất nhiều projects mở như ARM,DES,AES,controller ... bằng VHDL,verilog ,... các bạn có thể tham khảo
http://opencores.org/
1,Design Entry (vhdl,verilog,systemC…)
2,RTL simulation:NC verilog,modelsim,vcs
3,RTL synthesis :RTL compiler,DC Compiler ,blast create
4,Gate level simulation:NC verilog,modelsim
5,Formal checking: Formality,Conformal
6,Design for Test(scan insertion,memory bist,boundary scan chain insertion ,atpg):cadence et ,mentor DFT,synopsys Tetramax
7,Silicon virtual prototyping (consists of I/O,P/R plament,Floorplan planning,Feasibility check ,constraint generation ): encounter,ic compiler,magma(blast plan,blast fusion)
8,Hierachy floorplan (define partition,timming budgeting,pin optimizatio):encounter,ic compiler
9,Block /top level (timming ,S/I driven P/R ,physical optimization ,S/I closure ,Block model gen) :encounter,ic compiler ,nanoroute ,global router ,celtIC,pks
10,Chip assembly and signoff(design flatten,RC extraction ,SI,STA analyze ,power comsumption) :encounter,ic compiler,starrcxt,primetime ,signalstorm,fire&ice,cadence Ets …
11,Verification (drc,lvs,pex,erc)and Chip finish :virtuoso , assura ,calibre
Comment