Hiện tại mình đang dùng VHDL để design các ứng dụng. Sở dĩ mình chọn VHDL vì phòng thí nghiệm của mình dùng VHDL và không dùng Verilog (thực ra là có nhưng ít). Mình cũng chưa có thời gian tìm hiểu thêm về verilog nhưng mình có nghe nói khi cùng xây dựng một thiết kế thì VHDL cho ra một sản phẩm tối ưu hơn Verilog. Tuy nhiên, mình có chú nghi ngờ điều này vì các phòng thí nghiệm ở Mỹ lại hay dùng Verilog (!?).
Vậy Verilog hay VHDL ?
- Cái nào có nhiều ưu việt hơn khi thiết kế ASIC, FPGA,... ?
- Những điểm khác nhau đặc biệt giữa Verilog và VHDL ?
Bạn đang dùng Verilog hay VHDL ? (Poll)
Vậy Verilog hay VHDL ?
- Cái nào có nhiều ưu việt hơn khi thiết kế ASIC, FPGA,... ?
- Những điểm khác nhau đặc biệt giữa Verilog và VHDL ?
Bạn đang dùng Verilog hay VHDL ? (Poll)
Comment