Giúp đỡ về VHDL

[enti]

Mình mới làm về VHDL. Hiện nay mình đang gặp vấn đề cần giải quyết:
VD mình có 3 module cần test. Mình viết chung trong một testbench và khai báo một signal chọn lựa
signal test_type : std_logic_vector(3 downto 0) ;
nếu test_type = 1 thực hiện test cho module 1
nếu test_type = 2 thực hiện test cho module 2
nếu test_type = 4 thực hiện test cho module 3

...
signal test_type : std_logic_vector(3 downto 0) ;
...
process begin
    if (test_type = X"1") then
        ....
    elsif (test_type = X"2") then
        ...
    elsif (test_type = X"4") then
        ...
    end if ;
end process ;

Vấn đề test thì mình đã hoàn thành rồi và đều OK cả, nhưng hiện vì code cho test quá dài nên việc đọc code trong file testbench là khó khăn. Bây giờ mình muốn tách riêng mỗi testbench thành một file .vhd trong testbench sẽ gọi các file này thực hiện giống `include trong verilog. Có ai có cách giải quyết nào không, chỉ cho mình với. Cám ơn nhiều.