help ! lỗi "Timing contraints" khi tổng hợp file *.bit trên sysgen

[mta_nd]

mình thiết kế hệ thống xử lý tín hiệu dùng sysgen trong Matlab, khi tổng hợp ra file *.bit để nạp vào board để cấu hình cho chip FPGA thì có lỗi thông báo về "Timing Contraints" . mình đã kiểm tra lại việc gán chân UCF va chân Clock cho nó, nhưng vẫn gặp lỗi này. đây là lần đầu tiên mình thiết kế hệ thống cũng khá "nặng" trên Sysgen nên cũng chưa có kinh nghiệm lắm. bạn nào đã gặp lỗi này và có hướng khắc phục giúp mình nhé ! Thanks so much !
mình đã chụp lại lỗi và post lên, mọi người giúp mình nhé !
Best regard !
(do mạng lỗi nên không đính kèm dc file, mình sẽ post file ảnh lên sau ngay khi có thể)

[mta_nd]

thong bao loi :

khi clik vao xem loi cu the :

[jefflieu]

Hi clock của bạn chạy ở 50MHz nhưng mạch không chạy được ở tốc độ đó. Thiếu khá nhiều: 4.096ns.
Việc bạn cần làm tiếp theo là vào timing analyzer tool xem đường truyền nào có trễ quá chậm.
- Nếu logic đó là của bạn thiết kế --> chèn flip-flop vào đường đó để giảm trễ (có thể bạn cần chỉnh sửa lại mạch chút vì mạch sẽ mất 2 clock cycle để tính)
- Nếu logic đó là của IP thì bạn coi có option nào tăng pipeline lên không?
- Nếu đường truyền đó không quan trọng, mấy cycle cũng được thì bạn set "multicycle path"

[mta_nd]

ah, ra thế ! ! thanks tiền bối nhiều nhiều lắm. mình chỉnh được rùi ! hihi
chúc bác jefflieu sức khỏe và ngày càng có nhiều thành công trong sự nghiệp nha !