Tweet
E chào các bậc tiền bối đi trước, em đang học verilog và có một số câu hỏi sau, mong được sự giải đáp của các Anh/Chị:
1. Mô tả mạch sử dụng các hàm bool là mô hình gì? (Structure, RTL, Behavior? ...). Chú pháp and A0(out,in1,in2,in3...) là mô hình gì?
2.Verilog tìm các module con trong file module ở đâu?
3.Mô tả quá trình tổng hợp vi mạch số. (Tổng hợp đến mức transistor hay tổng hợp đến mức cổng tùy công nghệ? )
4. Điều kiện của biến đếm để vòng lặp có thể dừng lại (vd cú pháp so sánh trong vòng for là <= 32 nhưng biến đếm chỉ có 5 bit -> lặp vô hạn)
5. Delay truyền dẫn giữa đầu vào và đầu ra của cổng NOT phụ thuộc những tham số nào?
6. Phương pháp testbench nào phát hiện được tất cả các lỗi. Phương pháp testbench sử dụng kịch bản sử dụng có các ưu điểm gì
7. $readmemb đọc như thế nào? (có đọc theo số 32 bit không?)
8. Mặc định hằng số trong verilog là kiểu dữ liệu gì?
Em xin chân thành cảm ơn ạ!
1. Mô tả mạch sử dụng các hàm bool là mô hình gì? (Structure, RTL, Behavior? ...). Chú pháp and A0(out,in1,in2,in3...) là mô hình gì?
2.Verilog tìm các module con trong file module ở đâu?
3.Mô tả quá trình tổng hợp vi mạch số. (Tổng hợp đến mức transistor hay tổng hợp đến mức cổng tùy công nghệ? )
4. Điều kiện của biến đếm để vòng lặp có thể dừng lại (vd cú pháp so sánh trong vòng for là <= 32 nhưng biến đếm chỉ có 5 bit -> lặp vô hạn)
5. Delay truyền dẫn giữa đầu vào và đầu ra của cổng NOT phụ thuộc những tham số nào?
6. Phương pháp testbench nào phát hiện được tất cả các lỗi. Phương pháp testbench sử dụng kịch bản sử dụng có các ưu điểm gì
7. $readmemb đọc như thế nào? (có đọc theo số 32 bit không?)
8. Mặc định hằng số trong verilog là kiểu dữ liệu gì?
Em xin chân thành cảm ơn ạ!
... bạn đang làm gì mà hỏi mấy cái này? Cảm giác như bạn giải bài tập, thầy hỏi, không phải bạn hỏi.
Comment