AES ( advanced encryption standard ) - use FPGA - ask & answer

[FFGmember]

Em mở mục này ra để thảo luận về vấn đề này.

Nếu ai có ý định làm về cái này hoặc đã làm rồi, nhào zo để cùng thảo luận

http://www.csrc.nist.gov/publication...7/fips-197.pdf
http://www.cs.eku.edu/faculty/styer/...pt/JS-AES.html

[FFGmember]

S- Box. Thiết kế thế nào cho hợp lý

Câu hỏi đầu tiên em muốn mọi người cùng thảo luận về khối S-Box.
Khối em đang làm là dùng case When ứng với 256 dòng lệnh cho từng đầu vào. Cách này rất tốn bộ nhớ.

Có một cách thứ hai là lệnh xor. Nhưng không hỉu là toàn chạy lỗi.
theo link dưới đây: http://en.wikipedia.org/wiki/Rijndael_S-box

    buff_data_out(0) <= data_in(0) xor data_in(4) xor data_in(5) xor data_in (6) xor data_in(7) xor '1' ;
    buff_data_out(1) <= data_in(0) xor data_in(1) xor data_in(5) xor data_in (6) xor data_in(7) xor '1' ;
    buff_data_out(2) <= data_in(0) xor data_in(1) xor data_in(2) xor data_in (6) xor data_in(7)  ;
    buff_data_out(3) <= data_in(0) xor data_in(1) xor data_in(2) xor data_in (3) xor data_in(7) ;
    buff_data_out(4) <= data_in(0) xor data_in(1) xor data_in(2) xor data_in (3) xor data_in(4) ;    
    buff_data_out(5) <= data_in(1) xor data_in(2) xor data_in(3) xor data_in (4) xor data_in(5) xor '1';
    buff_data_out(6) <= data_in(2) xor data_in(3) xor data_in(4) xor data_in (5) xor data_in(6) xor '1';
    buff_data_out(7) <= data_in(3) xor data_in(4) xor data_in(5) xor data_in (6) xor data_in(7) ; 

[qmk]

Lỗi gì thế bạn

[FFGmember]

Lỗi gì thế bạn

Khi test em không ra được bảng S-box như bảng mẫu. Mà rỗ ràng là đã ráp đúng công thức rồi ?????

[FFGmember]

Một design dùng Virtext 4.

Các chức năng của mạch: nhận chuỗi data từ PC mã hoá/giải mâ rồi truyền ngươc trở lại cho PC. Áp dụng cho 128 key bit. Tốc độ 200Mb/s cho tần số thạch anh 100MHz, ứng với một chu kỳ mất 44clock
Dung lượng : total slice register 2615

Bác nào có ý định làm về đề tài này thì chúng ta có thể thảo luận dưới đây. Cùng nhau chia sẻ kiến thức

[TA]

Tôi đã làm qua 1 thời gian, nhưng không thành công. Tuy nhiên xin đóng góp vài ý kiến.
1. 44 chu kỳ xung clock là chuyện chỉ co 1 thể làm mô phỏng, còn chạy trên FPGA thì không thể. Tiêu chí luôn là nhỏ gọn. một số hãng đã làm thành công với Spartan (~50k gate). Với 44 chu kỳ clk thì e Virtes 4 cũng không đủ. Đừng tham xử lý quá nhiều bit 1 lần như trong Standard, phải tự tìm cách chia nhỏ quá trình. Theo tôi biết thì cần không dưới 100 clk cho 1 chu kỳ xử lý.
2. Nếu làm trên FPGA thì phải tính phương án thích hợp với FPGA, trừ khi bạn muốn làm chip riêng (!), không thì phải tìm hiểu thanh phần Ram trên Virtex để tận dụng, nó là mấu chốt để giải quyết S Box.
3. Trước tiên, phải dùng C hay ngôn ngữ cấp cao bạn biết để lập trình thử, chạy xong rồi, đúng kết quả thì mới có thể làm với VHDL hay Verilog. nhào vô viết ngay HDL là tự sát. Quá trình viết HDL sẽ tập trung vào tối ưu hóa. Đùng coi thường C model !!!
4. Hết sức quan trọng, bạn đã có kinh nghiệm viết HDL chưa, design ko dễ dàng tí nào. Viết code là bước cuối cùng của quá trinh design, có thể nói là ko khó. khó là viết cái gì, theo hướng nào .
Vài ý kiến nhỏ, nếu tinh toán sai, giải thuật không tốt thì viết xong chỉ chạy đuợc mô phỏng!!! Lên board thì debug điên luôn. Có thể search các phương án trên mạng và lựa ra đề nghị tốt nhất mà nghiên cứu.

[FFGmember]

Chào anh. Anh nói đúng quá trình viết không hề đơn giản chút nào. Để làm cái này em đã mất 3 thàng làm một cách liên tuc. Đã làm thành công, đã được các thầy các anh chuyên môn xem xét và chấp nhân. 44 chu kỳ clock của em vẫn còn có thể giảm xuống còn 22 chu kỳ nữa, nhưng em vãn chưa làm thành công, vì chưa có thời gian đầu tư và nâng cấp tiếp.

AES ở trên TG họ chỉ làm có 11 chu kỳ mà thôi, và tốc độ đã lên tới hàng Gb/s, cái của em làm là quá nhỏ bé so với họ

Một lần nữa anh lại đúng là FPGA ko thể đứng một mình nó đẻ tạo ra sản phẩm được hì, em đang đầu tư vào các khác, - những cái mà FPGA là công cụ phụ trợ cho nó.

FFGmember

[TA]

Có thể cho tôi hỏi thử, bạn đã chạy trên kit chưa. Trước kia tôi làm là để chạy trên FPGA nên tốc độ càng chậm thì càng dễ nạp nên bay giờ thắc mắc. Tốc độ cao quá hẳn bạn làm pipeline rất tốt !

[FFGmember]

Có thể cho tôi hỏi thử, bạn đã chạy trên kit chưa. Trước kia tôi làm là để chạy trên FPGA nên tốc độ càng chậm thì càng dễ nạp nên bay giờ thắc mắc. Tốc độ cao quá hẳn bạn làm pipeline rất tốt !

Vâng tất nhiên là chạy trên kít rồi. Cái pipline đó giá mà em làm được thì tốc độ đã lên tới hàng GHz roài, em cũng muốn tìm hiểu cái này hik nhưng chưa có thời gian đầu tư tiếp, đã mất quá nhiều thời gian cho cái này roài. Anh đã làm về pipeline trên FPGA chưa, thực sự em còn mù tịt về công nghệ này :

[qiuyin]

xin hỏi bây giờ em muốn làm bộ mã hóa AES sử dụng FPGA thì phải bắt đầu từ cái gì vậy anh?
Anh đã làm rùi có thể chỉ cho em được không?

[nguyenvandai]

Ý định chỉ là mã hóa hay ***** AES?

[qiuyin]

Vâng,em đang định thực hiện một bộ mã hóa và giải mã AES, viết bằng Verilog.Nhưng bây giờ không biết bắt đầu ra sao?Anh có thể chỉ cho em được không?

[ngocpro]

chào các bạn, mình đang làm btl về bộ mã hóa AES, project mình làm chỉ đơn giản ở mức
mô phỏng nên mình cũng chưa quan tâm lắm đến vấn đề tốc độ mã hóa của nó ra sao, hì hì
các bạn có thể xem qua tài liệu trên trang http://cegt201.bradley.edu/projects/proj2005/aes128/
ở đây có cả code và documents rất hữu ích cho những ai mới bắt đầu với AES.
Khi nào project hoàn thành mình sẽ post lên cho pà con tham khảo sau.

Chúc mọi người học tốt!

[quoctoan_3t]

Bạn có thể dùng BRAM thay cho khối "case When" ở trong khối S-Box