[VHDL] Xử lý ảnh

[NEO3F]

Về cái infos và warning cụ thể nó ở phase nào. Mình đoán là ở phase Implement do cậu chưa gán chân.

Còn việc chia tần 60Hz xuống 20Hz:
- Nếu cậu muốn có clock 1/2 duty bằng mạch số thì không được.
- Nếu cậu chỉ cần bắt theo 1 sườn ( lên hoặc xuống ) thì có thể dùng FSM với 3 trạng thái LOW, HIGH0, HIGH1 để chia về 20Hz với clock 2/3 duty hoặc LOW0, LOW1, HIGH để có 1/3 duty. Tuy nhiên không recommend bạn dùng cách 2 tần số này. ( dễ phát sinh timing violation do lêch pha giữa 2 tần số )
- Cuối cùng là cách tạo hiệu quả tương tự nhưng chạy ổn định ( tamper-proof timing violation ): bạn dùng bộ đếm mudulus 3 ( như bộ đếm của bác Jetflieu ) để tạo chân enable cho khối cần hoạt động ở tần số 20Hz
+ Thực chất code của bác Jet có thể coi là 1 bộ đếm hoạt động ở tần số =1/3 tần số của hệ thống đưa vào từ chân CLK.

[jefflieu]

Nếu dùng FPGA ... thì nên dùng Digital clock managment cua nó (DCM block cua Xilinx và PLL cua Altera) ... ngay cả khỉ bạn ko cần chia clock ra. Dùng DCM se tao dc bất kì tần số nào có dạng m/n lần tần số của input clock. (m,n số nguyên) ... và sẽ tạo được duty 50%, 40% ... Lợi ích của việc dùng DCM là có thể kiêm soát được độ lệch pha của clock chay trên FPGA và clock cua cả hệ thống gồm nhiều chip khác. Điểu này quan trọng khi phải truyền dữ liệu từ chip này sang chip khác... Bạn download datasheet ve PLL va DCM trên Xilinx với Altera.

[badboybkhn]

ủa ko ai dùng nios à?
muốn sử dụng clock vào (vd 27Mhz) thì làm thế nào vậy?
hộ em tý

[Milano]

Ủa bạn làm KIT gì zậy, trên cái KIT DE2 của mình có sẵn cái chân clk 50M zới 27M mà

[badboybkhn]

Nếu dùng VHDL thì mình biết rồi. Căn bản mìh dùng niosII mà không biết làm thế nào để kiểm tra xung vào. Nếu dùng VHDL thì có lệnh kiểm tra sườn xung, nhưng với nios mìh ko biết thế nào cả.

[Milano]

Hì, hok bik, mình chưa làm Nios lần nào.
Mila gặp problem mới đây. Hiện giờ là đã tách màu, lưu R G B vào 3 vùng địa chỉ khác nhau của SRAM (256K x 16 bits) . SRAM hoạt động với xung 50M, VGA thì hoạt động với xung 25M, nên mỗi lần như vậy là phải đọc địa chỉ của 2 add. Trong vòng 2 xung, Mila chỉ có thể đọc được 16bits Red ( của 2 điểm kế nhau) và 16bits G ( cũng vậy ), chưa đọc được Blue nào. Zậy làm sao mà đưa vào VGA cùng lúc được. Hay có ai có ý kiến gì về cách nào khác đưa wa VGA không >"< ( mọi người lưu ý dùm là 1 clock 50M sẽ đọc được 16bits data từ SRAM nhé)
Đại khái là muốn chuyển như vầy

[nemesis21]

Vậy bạn đọc 2 16-bit word từ SRAM, tách RGB, viết 3 8-bit words vào SRAM, sau đó đọc lại từ SRAM để đưa ra VGA? Sao bạn không đưa thẳng ra VGA ngay sau khi tách RGB?

[jefflieu]

"kiểm tra xung vào" là thế nào? :-/

[xuantung]

Chào mọi người mình đang có ý định nghiên cứu về mảng xử lý ảnh. Mình dự định là sẽ dùng một camera dọc dữ liệu lưu vào Ram. sau đó xử lý và đưa ra màn hình LCD.Hiện mình đang có bo spartan 3E. Virtex 4.
+ Nếu mình dùng Spartan 3E thì gặp vấn đề là giao tiếp với camera theo chuẩn USB. tức là mình phải thiết kế môdun giao tiếp USB riêng.
+ Còn nếu dùng Virtex 4 thì cũng cần giao tiếp theo chuẩn USB.
tức là vấn đề giao tiếp giữ Bo và camera. bác nào đã làm về mảng này có thể chia sẻ cho mình chút kinh nghiệm??
mail của mình: xuantungktdk@yahoo.com.vn

[sadmind]

@Milano:Bạn cần phải xem kĩ timing của con Sram mà bạn dùng.Vì Sram hoạt động không đồng bộ.Không phải cứ đưa địa chỉ ra là nó có dữ liệu valid ngay trên bus.Không biết bạn dùng board gì chứ nếu làm VGA trên FPGA của Xilinx thì có thể tham khảo tại www.xess.com ,có khá nhiều design examples,VGA cũng có kha khá.

Còn làm xử lý ảnh thì bằng nios chưa hẳn đã tốt đâu.Vì dù sao nó cũng là vi xử lý đa năng.Đâu có đc thiết kế tối ưu cho việc xử lý ảnh.Code C trên DSP còn phát triển nhanh hơn.Sức mạnh của FPGA trong xử lý ảnh là khả năng xử lý song song.Hiện tại còn có các kiến trúc để tăng tốc độ thực hiện của MAC như mấy cái DSP slices của dòng Virtex 4.
Để thiết kế ổn thì cần nắm chắc kiến trúc về phần cứng,về mặt timing của hệ thống,về việc chia sẻ tài nguyên hay sử dụng pipline...v.v.

Dù sao,đối với mình thì còn rất nhiều điều phải học với lĩnh vực này