Project nhỏ: Bộ lọc số FIR thực hiện bằng FPGA

[cachep]

Để hướng tới các project to hơn, em xin lập threat mới (theo sự động viên của bác Tony). Nếu bạn nào quan tâm xin mời tham gia. Rất mong nhận được ý kiến của mọi người

[cachep]

Tiêu chuẩn của thiết kế Generic Ultra-speed FIR Filter

Em xin lấy tiêu chuẩn thiết kế của zipcores http://www.zipcores.com/generic-ultra-speed-fir-filter.html như sau:

General Description

FIR filter designed for very high sample rate applications. Organized as a systolic array, the filter is modular and scalable, permitting the user to specify large order filters without compromising maximum attainable clock-speed. The design is fully generic, with configurable coefficients, data width and number of taps.

Key Design Features

- Systolic array for speed and scalability
- Configurable coefficients
- Configurable data width
- Configurable number of taps
- Symmetric arithmetic rounding
- Output saturation or wrap modes
- FPGA sample rates in excess of 550 MHz

[danbeo85]

Hi Cá Chep,

"Dự án nhỏ" của bạn với yêu cầu trên thật ra không nhỏ tí nào. Mình xin đưa ra một vài chỉ tiêu cơ bản về bộ lọc FIR nha:
- Độ rộng của ngỏ vào có thể cài đặt theo người sử dụng (dùng parameter) tối đa là 32 bit (cái này tùy bạn thôi)
- Độ rộng của ngõ ra có thể cài đặt theo người sử dụng + có thể làm tròn lên, xuống, không làm tròn hay độ rộng lớn nhất (Full)
- Bậc của bộ lọc tối đa là 1024.
- Có thể tùy chọn dùng Register hay dùng RAM trong cấu trúc phần cứng (Cái này có thể tham khảo)
- Có khả năng tối ưu cấu trúc dựa vào sự chên lệch giữa tốc độ mẫu và tốc độ cung cấp cho IP (ví dụ tốc độ clock gấp 3 lần tốc độ lấy mẫu)
- Có khả năng tối ưu theo thông số bộ lọc: đối xứng, lọc 1/k băng thông
- Có khả năng nạp lại hệ số (hiện tại cái này thì chưa cần thiết)
- Tần số lấy mẫu tối đa là 27MHz. Còn tần số hoạt động của IP thì tùy bạn có thể là 100 - 200MHz
- Khi nào làm xong cái đó thì hãy nghĩ đến xử lí đa kênh

Những điều kiện trên chỉ mang tính tham khảo bạn có thể chọn để làm nha. Chúc bạn thành công
.^_^.

[tonyvandinh]

Tôi cũng xin đề nghị là chưa nên làm cách thức "systolic array" ngay từ đầu vì nó sẽ giới hạn vô một cấu trúc riêng biệt cho tốc độ mà thôi. Những tiêu chuẩn khác có thể giữ như trên để mọi người cùng tham khảo về lợi hại của mỗi tiêu chuẩn.

Mặc dù project này có thể làm bằng một người nhưng tôi xin mọi người cùng đóng góp để thiết kế. Có làm sai mới học hỏi được nhiều. Ăn thua là ở tinh thần cầu tiến.

Xin Chào

[cachep]

Mặc dù project này có thể làm bằng một người nhưng tôi xin mọi người cùng đóng góp để thiết kế. Có làm sai mới học hỏi được nhiều. Ăn thua là ở tinh thần cầu tiến.

Em thích nhất câu này của bác Tony!!!
Mong mọi người tiếp tục cho ý kiến ạ!!!

[jefflieu]

Design space nên dịch là gì nhỉ?
Như bạn danbeo85 đã đề ra: design space khá là rộng ... bạn cá chép nên hiểu khá khá phần lý thuyết về FIR trước rồi tiến hành HDL design.
Bạn danbeo85 có đề cập:
- Có khả năng tối ưu theo thông số bộ lọc: đối xứng, lọc 1/k băng thông
....
- Tần số lấy mẫu tối đa là 27MHz. Còn tần số hoạt động của IP thì tùy bạn có thể là 100 - 200MHz
- Khi nào làm xong cái đó thì hãy nghĩ đến xử lí đa kênh

Cho mình hỏi "lọc 1/k băng thông" nghĩa là gì? ... tại sao tần số lấy mẫu tối đa là 27MHz? ... còn xử lý đa kênh nghĩa là gì? ... có phải polyphase ko?

Thanks.

[danbeo85]

Hi, jefflieu

Mình xin giải nghĩa một số từ trên:
- 1/k băng thông là sai. Băng thông bằng 1/k fs/2 thì đúng hơn. Lấy một ví dụ nếu bạn dùng một bộ lọc FIR thông thấp lấy 1/2 của fs/2, bạn sẽ có một tập hợp các hệ số của bộ lọc mà trong đó sẽ có giá trị 0 được lặp lại theo một quy luật. Mà trong tính toán thì chúng ta không cần lưu những hệ số này vì nó không cần thiết (trong trường hợp không cần nạp lại các hệ số khi hệ thống đang chạy).
- Mình lấy tín hiệu mẫu cao nhất là 27MHz chỉ là ngẫu nhiên (random) thôi không có gì hết
- Còn xử lí đa kênh có nghĩa là do cấu trúc FIR của bạn có thể xử lí nhiều tin hiệu ngõ vào liên tục (và các tín hệu này cần dùng chung một tập hợp hệ số bộ lọc). Bạn có thể tham khảo chức năng này trong FIR IP của Altera và Xilinx.

Mình hi vọng câu trả lời này sẽ làm rõ nghĩa thêm yêu cầu của đề tài.

,^_^.

[jefflieu]

Hiểu sơ sơ rồi. Thanks

[jefflieu]

Như bạn danbeo đã nêu ra, rất rất nhiều option cần phải để tâm khi thiết kế.
Theo mình thấy specifications quan trọng nhất của bô lọc FIR:
- Độ rộng của tín hiệu và các hệ số vào phải là parameter nghĩa là re-configurable. Điều này ảnh hưởng trực tiếp đến khả năng của bộ lọc.
Các yếu tố còn lại:
- Bậc của FIR : mình nghĩ bạn có thể cố định cho nó trước rồi sau này cải tiến cho nó configurable.
Có thể bắt đầu bằng 8-tap, rồi phát triển lên.
- Độ rộng của ngõ ra, đơn giản nhất là Full-precision, không bỏ bớt bit nào hết.
- Chênh lệch giữa tốc độ lấy mẫu và tốc độ của IP. Để đơn giản hóa bạn có thể bắt đầu bằng tốc độ lấy mẫu = tốc độ của mạch

Về cấu trúc của mạch FIR, mình search trên mạng thì thấy có 3 dạng cơ bản sau (và rất nhiều dạng phức tạp từ các bài báo khoa học khác)

[tonyvandinh]

Bộ lọc FIR 8 taps

@cachep, bạn có ý định gì về FIR chưa? Thôi để mình gồng mình lên làm mẫu trước nhé.

1) 8 TAPS - có thể đổi được
2) Độ rộng (8 bit integer, có thể đổi được)
3) Coefficient - Truyền từ ngoài vô (programmable)
4) Register base cho shift registers.

Đính kèm là systemC model với test bench. Mô hình này sẽ nhận 1 sample và cho ra 1 sample cho mỗi clock. Nhân của FIR là untime model. Tùy theo tiêu chuẩn, nhân nên đổi ra time model với cấu trúc chỉ tiêu.

Các bạn có thể theo cái link dưới đây để lấy chỉ dẫn thêm về systemC.
http://www.dientuvietnam.net/forums/...729#post253729

Chúc các bạn nghiên cứu vui vẻ và đóng góp.
Tony

[tonyvandinh]

Đã có bạn nào chạy thử simulation cho bộ lọc FIR chưa? Có gi thắc mắc thì hỏi nhe. Mọi người cùng học hỏi để cầu tiến mà. Khi nào các bạn hiểu về cách xử lý của version này rồi, tôi sẽ hướng dẫn vô chi tiết thêm. Mong các bạn tham gia nồng nhiệt.

[cachep]

Xin lỗi bác tony và mọi người, hiên em vẫn ngắc ngoải với cái mạch delay, híc híc, nên vẫn chưa thực hiện gì được project này. Em sẽ cố gắng để tiếp tục thực hiện, híc

[robocon2011]

@cachep, bạn có ý định gì về FIR chưa? Thôi để mình gồng mình lên làm mẫu trước nhé.

1) 8 TAPS - có thể đổi được
2) Độ rộng (8 bit integer, có thể đổi được)
3) Coefficient - Truyền từ ngoài vô (programmable)
4) Register base cho shift registers.

Đính kèm là systemC model với test bench. Mô hình này sẽ nhận 1 sample và cho ra 1 sample cho mỗi clock. Nhân của FIR là untime model. Tùy theo tiêu chuẩn, nhân nên đổi ra time model với cấu trúc chỉ tiêu.

Các bạn có thể theo cái link dưới đây để lấy chỉ dẫn thêm về systemC.
http://www.dientuvietnam.net/forums/...729#post253729

Chúc các bạn nghiên cứu vui vẻ và đóng góp.
Tony

bác Tony ở em mới chỉ ngâm cứu vhdl thôi. bác có thể viết nó với ngôn ngữ vhdl dc k ạ?
thanks bác trước!

[tonyvandinh]

bác Tony ở em mới chỉ ngâm cứu vhdl thôi. bác có thể viết nó với ngôn ngữ vhdl dc k ạ?
thanks bác trước!

Không có việc gì khó,
chỉ sợ lòng không bền!

Dùng bài tôi viết và những giải thích trước đây mà viết VHDL. Có gì thắc mắc tôi sẽ chỉ thêm cho. Học câu cá để lấy cá ăn vẫn thích hơn là mua cá về ăn.

[nemesis21]

Một vài góp ý vế FIR filter implementation:

- Thông thường thì bạn cần analyze filter requirements (ripple characteristics, response) để derive number of taps và filter data width cần thiết.
- Hardware platform: design sẽ chạy trên FPGA nào, và realistically, maximum attainable / target clock rate của design là bao nhiêu?
- Number of taps, output data rate, và design clock rate ảnh hưởng đến cấu trúc của filter --> cần dùng maximum number of multipliers hoặc có thể share resource? Design clock rate x number of multipliers cần phải > output data rate x number of taps. (Chẳng hạn như resampling FIR filter, input data rate không quan trọng, chỉ ăn thua ở output data rate).

- Với một design thật sự, scalability rất quan trọng, chẳng hạn như dùng generate để tùy ý thay đổi number of multipliers từ 1 đến N. Support data / filter data width khác nhau dễ dàng thực hiện hơn, như dùng parameters đã được đề cập đến, hoặc dùng unconstrained ports.

- Trước tiên bạn nên tạo ra một fixed-point mathematical model với Matlab hoặc Numerical Python. Dù FIR filter hơi đơn giản một chút, nhưng bạn sẽ verify design của bạn như thế nào? Bạn nên đạt được bit-exact match giữa model và simulation/hardware output. Với algorithm khó hơn một chút như Cholesky decomposition, QR decomposition hoặc SVD decomposition, bạn không thể bỏ qua phần modeling được.