Tweet
Mình viết code trong verilog,rùi xẩy dựng 1 hệ thống SOPC gồm CPU,Memoryonchip,pio ra 8 bit,rùi viết code nios xuất ra led đỏ trên DE2 board,đã test trên mạch chạy,mình muốn chạy bằng modelsim để xem dạng sóng mà viết file testbech chưa có kinh nghiệm,các bạn xem giùm lỗi của mình tròng file testbench của modelsim này:
CODE VERILOG:
module tony(clock,reset_n,dataout);
input clock;
input reset_n;
//input [7:0] datain;
output [7:0] dataout;
luca luca_inst
(
.clk_0 (clock),
.out_port_from_the_pio_0 (dataout),
.reset_n (reset_n)
);
endmodule
CODE NIOS
#include <stdio.h>
#include <system.h>
#include <io.h>
int main()
{
int i;
while(1)
{
IOWR_16DIRECT(PIO_0_BASE ,0,i);
i++;
if(i==0xff) i=0;
}
return 0;
}
CODE MODELSIM
module hatxi();
reg clk,reset_n;
initial
begin
clk=1'b1;
reset_n=1'b0;
end
always
begin
#20 clk<=~clk;
end
reg [7:0] dataout;
tony(clk,reset_n,dataout);
endmodule
Mình không biết code modelsim sai chỗ nào
nhân tiện cho hỏi luồn trong verilog 2 toán tử & và && khác nhau nhủ thế nào,nếu có VD thì hay.thanks
CODE VERILOG:
module tony(clock,reset_n,dataout);
input clock;
input reset_n;
//input [7:0] datain;
output [7:0] dataout;
luca luca_inst
(
.clk_0 (clock),
.out_port_from_the_pio_0 (dataout),
.reset_n (reset_n)
);
endmodule
CODE NIOS
#include <stdio.h>
#include <system.h>
#include <io.h>
int main()
{
int i;
while(1)
{
IOWR_16DIRECT(PIO_0_BASE ,0,i);
i++;
if(i==0xff) i=0;
}
return 0;
}
CODE MODELSIM
module hatxi();
reg clk,reset_n;
initial
begin
clk=1'b1;
reset_n=1'b0;
end
always
begin
#20 clk<=~clk;
end
reg [7:0] dataout;
tony(clk,reset_n,dataout);
endmodule
Mình không biết code modelsim sai chỗ nào
nhân tiện cho hỏi luồn trong verilog 2 toán tử & và && khác nhau nhủ thế nào,nếu có VD thì hay.thanks
Comment