FPGA.Giúp mình với!!!

[vinhsnooker]

Mình đang nghiên cứu FPGA,mình đang sử dụng kit Spartan-3E.Dùng giao diện lập trình ISE 8.1
Mình chưa hiểu cách tính trễ khi lập trình,mỗi một lệnh của nó chiếm mất mấy chu kỳ.Ví dụ như vòng FOR như thế này (for n in 1 to 10 loop),thì một vòng for này ta đc bao nhiu thời gian trễ.theo mình bit trên kit có thạch anh 50MHz(sử dụng thạch anh này).Chọn trong 'create timing constrains',chọn chu kỳ cho clock là 40ns,50% cycle duty.
Vấn đề nữa,khi lập trình trong phần architecture,đặt sau nó là begin và process,một số chương trình có như sau: process (A,B,C,D) trong đó A,B,C,D là biến hay là tín hiệu gì đấy, một số chương trình lại chỉ có process không.vậy khi nào sử dụng như vây,
Bạn nào bit về cái nè có thể giúp mình đc không.cảm ơn rất nhiều!!!!

[process]

Có những process không có danh sách độ nhạy (A,B,C,D) đó là nhữnbg process có lệnh Wait.Bạn cứ mua cuốn Lập trình Asic của tống văn on về đọc trong đó nói hết!Nhân tiện hỏi bạn có code quét Led 7 đoạn không(4 led) cho mình?

[ngohaibac]

Tài liệu VHDL đỉnh là: Circui Design with VHDL của Volnei A.Pedroni. Bạn có thể download tại:
http://www.esnips.com/web/FPGABac

Chúc bạn thành công.

[jefflieu]

Co' ve la Vinh hieu chua du'ng ve VHDL... nho' rang VHDL ko phai la programming language ma la` Hardware description language.Ban ko phai dang program ma` dang mo^ ta? mot cai mach dien. Synthesis tool se lam cong viec " hieu y' " ban va` dich thanh hardware. Do do': Khi noi ve cac vong lap se khong co' khai niem mat bao nhieu clock hay bao nhieu ns de thuc hien vong for. Delay (tre) se phu thuoc va`o ban thuc hien gi` trong cai vong for do' ...
Co`n ve timing contraint:
- Khi noi contraint 40ns la thong bao' cho cac Synthesis tool biet day la chu ki` cua Clock tren board mach. Synthesis tool se thong bao' loi neu nhu tren mach co' tre da`i hon chu ki` nay`. Vi tren board co' clock 50Mhz nen ban phai constraint la 20ns (hoac nho? hon) neu nhu ban du`ng cai clock truc tiep ko qua clock divider.
Hope this helps

[yesme@]

Đồng ý với jefflieu. vinhsnooker cần đọc lại các khái niệm và mục đích của các Hardware Description languages.

[vinhsnooker]

Co' ve la Vinh hieu chua du'ng ve VHDL... nho' rang VHDL ko phai la programming language ma la` Hardware description language.Ban ko phai dang program ma` dang mo^ ta? mot cai mach dien. Synthesis tool se lam cong viec " hieu y' " ban va` dich thanh hardware. Do do': Khi noi ve cac vong lap se khong co' khai niem mat bao nhieu clock hay bao nhieu ns de thuc hien vong for. Delay (tre) se phu thuoc va`o ban thuc hien gi` trong cai vong for do' ...
Co`n ve timing contraint:
- Khi noi contraint 40ns la thong bao' cho cac Synthesis tool biet day la chu ki` cua Clock tren board mach. Synthesis tool se thong bao' loi neu nhu tren mach co' tre da`i hon chu ki` nay`. Vi tren board co' clock 50Mhz nen ban phai constraint la 20ns (hoac nho? hon) neu nhu ban du`ng cai clock truc tiep ko qua clock divider.
Hope this helps

thank nha,bây giờ thì mình hiểu ra vấn đề rồi.
Nhưng bạn có chắc là phải để contrain là 20ns(hoặc nhỏ hơn) thì sẽ không báo lỗi không,mình vẫn để là 40ns mà vẫn dùng bình thường,với thạch anh là 50Mhz.Bạn dựa vô đâu mà có thể kết luận chính xác như vậy.giúp mình nhé.

[gacon_hihi]

hic theo mình phải đặt thời gian trễ lớn hơn hoặc bằng 20 ns, vì T=1/F mà?Luôn tiện cho mình hỏi mua Kit spartan ở đâu va giá bao nhiêu vậy?

[jefflieu]

Clock bang 50MHz tuc la chu ki` = 20 ns.
Place and route (PAR) tool ko biet clock that la` bao nhieu. No' dua va`o contraint cua ban dua va`o de place and route logic. Y' nghia cua 20 ns la`:
- Place and route tool se co' gang PLACE cai circuit sao cho tre do LOGIC + tre do route < 20 ns. Neu ko se vi pham setup va` hold time. cua Flip-flops.
- Neu de constraint la 18 ns thi cang tot nhung ko can thiet. Neu gap mach dien phuc tap thi` co' the PAR tool ko thoa man cai timing contraint na`y.
- Ko the de constraint > chu ki` cua clock. Khi ban de 40 ns thi` Place and route tool se co' gang da'p u'ng theo 40 ns (nhung that ra ban cho clock chay nhanh hon va` PAR tool chang cach nao biet duoc cho nen chang the na`o bao' loi duoc .... ). Khi chay tren FPGA that neu he^n se ko co' van de gi` ... nhung thuo`ng se bi "die^n" ... mot va`i signal bi sai.

[vinhsnooker]

hic theo mình phải đặt thời gian trễ lớn hơn hoặc bằng 20 ns, vì T=1/F mà?Luôn tiện cho mình hỏi mua Kit spartan ở đâu va giá bao nhiêu vậy?

mình mua trực tiếp của bọn nước ngoài nó gởi về,bạn có thể mua sản phẩm này của thiên minh,nhưng ở đây giá cao hơn đó.bạn vô trang www.tme.com.vn nhé.

[herohut]

Tài liệu VHDL đỉnh là: Circui Design with VHDL của Volnei A.Pedroni. Bạn có thể download tại:
http://www.esnips.com/web/FPGABac

Chúc bạn thành công.

Thank You nhé!
Đang học VHDL vớ được đống này quá ổn!